【正文】 ，仿真時假設(shè)CLK_1K為512HZ，相應(yīng)地，程序中的有關(guān)語句改為“C_DEBOUNCE=Q(1)。C_KEYBOARD=Q(5 DOWNTO 4)”。從仿真圖上可以看出，CLK_CTR（即Q（0））為CLK_1K的2分頻，為256HZ；CLK_DEBOUNCE（即Q（1））為CLK_1K的22分頻，為128HZ；CLK_SCAN（即（Q（5 DOWNTO 4））為CLK_1K的25分頻，為16HZ。同時當(dāng)CLK_SCAN、KEY_IN為1110 011時對應(yīng)的按鍵為數(shù)字“1”，F(xiàn)LAG_N變?yōu)楦唠娖剑珼ATA_N則輸出數(shù)字H1，即B0001；為0111 101是對應(yīng)的按鍵為“0”，F(xiàn)LAG_N變?yōu)楦唠娖?，DATA_N則輸出數(shù)字H0，即B0000；為0111 011 時對應(yīng)的按鍵為上鎖功能按鍵“*”，F(xiàn)LAG_F變?yōu)楦唠娖?，DATA_F則輸出功能按鍵“上鎖”的碼字H4，即B0100。 門禁系統(tǒng)控制電路的VHDL源程序LIBRARY IEEE。USE 。USE 。USE 。ENTITY CTRL IS PORT(DATA_N:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 DATA_F:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 FLAG_N:IN STD_LOGIC。 FLAG_F:IN STD_LOGIC。 CLK:IN STD_LOGIC。 ENLOCK:OUT STD_LOGIC。 DATA_BCD:OUT STD_LOGIC_VECTOR(15 DOWNTO 0)。END ENTITY CYRL。ARCHITECTURE ART OF CTRL IS SIGNAL ACC,REG:STD_LOGIC_VECTOR(15 DOWNTO 0)。 SIGNAL NC:STD_LOGIC_VECTOR(2 DOWNTO 0)。 SIGNAL RR2,CLR,BB,QA,QB:STD_LOGIC。 SIGNAL R1,R0:STD_LOGIC。 BEGIN PROCESS(CLK) BEGIN IF CLK39。EVENT AND CLK=39。139。 THEN R1=R0。R0=FLAG_F。 END IF。 RR2=R1 AND NOT R0。 CLR=RR2。 END PROCESS。 KEYIN_PROCESS:BLOCK IS SIGNAL RST,D0,D1:STD_LOGIC。 BEGIN RST =RR2。 PROCESS(FLAG_N,RST) IS BEGIN IF RST=39。139。 THEN ACC=0000000000000000。 NC=000。 ELSE IF FLAG_N39。EVENT AND FLAG_N=39。139。 THEN IF NC4 THEN ACC=ACC(11 DOWNTO 0)amp。DATA_N。 NC =NV+1。 END IF。 END IF。 END IF。 END PROCESS。 END BLOCK KEYIN_PROCESS。 LOCK_PROCESS:BLOCK IS BEGIN PROCESS(CLK,DATA_F) IS BEGIN IF(CLK39。EVENT AND CLK=39。139。) THEN IFNV=4 THEN IF DATA_F(2)=39。139。 THEN REG=ACC。 QA=39。139。 QB=39。039。 ELSIF DATA_F(0)=39。139。 THEN IF REG=ACC THEN QA=39。039。 QB=39。139。 END IF。 ELSIF ACC=1000100010001000 THEN QA=39。039。 QB=39。139。 END IF。 END IF。 END IF。 END PROCESS。 END BLOCK LOCK_PROCESS。 ENLOCK=QA AND NOT QB。 DATA_BCD=ACC。END ARCHITECTURE ART。 門禁系統(tǒng)控制電路的仿真圖53是門禁系統(tǒng)控制電路仿真結(jié)果圖。仿真過程為先輸入上鎖密碼“1234”，再按下上鎖鍵激活電鎖，接著輸入解鎖密碼“1234”，最后按下解鎖鍵解鎖。從仿真圖上可以看出。圖 53 門禁系統(tǒng)控制電路仿真結(jié)果圖結(jié) 論。該設(shè)計中，利用一個自由計數(shù)器來產(chǎn)生各種需要的頻率，也就是先建立一個N位計數(shù)器，N的大小根據(jù)電路的需求決定。N的值越大，電路可以除頻的次數(shù)就越多，這樣就可以獲得更大的頻率變化，以便提供多種不同頻率的時鐘信號。若輸入時鐘為CLK，N位計數(shù)器的輸出為Q[N1，0]，則Q（0）為CLK的2分頻脈沖信號，Q（1）為CLK的4分頻脈沖信號，Q（2）為CLK的8分頻脈沖信號，……Q(N1)為CLK的2N分頻脈沖信號；Q（5 DOWNTO 4）取得的是一個脈沖波形序列，其值是依次000110110001周期性變化的，其變化頻率為CLK的25分頻，也就是32分頻。我們利用以上規(guī)律即可得到各種我們所需要頻率的信號或信號序列。程序中使用語句“ACC=ACC(11 DOWNTO 0)amp。DATA_N”非常簡潔地同時實現(xiàn)了ACC中低4位用DATA_N進行更新，而高12位用ACC中原來的低12位左移而來的處理。在門禁系統(tǒng)輸入電路等模塊的程序的設(shè)計和仿真中，為了便于觀察一些中間結(jié)果，在程序中增加了一些觀測輸出點。這一設(shè)計技巧，對于較大的程序或多進程程序的設(shè)計非常重要。同時在仿真時，為了便于觀測全局結(jié)果，降低了分頻常數(shù)。仿真時，對于程序中數(shù)目較大的分頻/計數(shù)/計時常數(shù)的修改是非常必要的。本系統(tǒng)基本達到作為數(shù)字門禁系統(tǒng)的絕大部分功能，但還有許多不足或需完善的地方。比如說3*4的通用機械鍵盤受到鍵盤數(shù)量的限制，在很大的程度上限制了其功能的擴展。若在系統(tǒng)中加入語音提示模塊，在按下按鍵的同時給出語音提示，開啟或是關(guān)閉門禁系統(tǒng)的同時給出語音提示，并在設(shè)計中添加外圍電路：系統(tǒng)用方波信號源，直流工作電源等。將會使該系統(tǒng)顯得更加人性化，更加接近成為一個成熟的產(chǎn)品。致 謝經(jīng)過半年的忙碌和工作，本次畢業(yè)設(shè)計已經(jīng)接近尾聲，作為一個本科生的畢業(yè)設(shè)計，由于經(jīng)驗的匱乏，難免有許多考慮不周全的地方，如果沒有導(dǎo)師的督促指導(dǎo)，以及一起工作的同學(xué)們的支持，想要完成這個設(shè)計是難以想象的。在這里首先要感謝我的導(dǎo)師周斌。他平日里工作繁多，但在我做畢業(yè)設(shè)計的每個階段，從外出實習(xí)到查閱資料，設(shè)計草案的確定和修改，詳細設(shè)計，裝配草圖等整個過程中都給予了我悉心的指導(dǎo)。我的設(shè)計較為復(fù)雜煩瑣，但是周斌老師仍然細心地糾正設(shè)計中的錯誤。除了敬佩周斌老師的專業(yè)水平外，他的治學(xué)嚴謹和科學(xué)研究的精神也是我永遠學(xué)習(xí)的榜樣，并將積極影響我今后的學(xué)習(xí)和工作。感謝大學(xué)四年來所有的老師，為我們打下電子專業(yè)知識的基礎(chǔ)；同時還要感謝所有的同學(xué)們，正是因為有了你們的支持和鼓勵。此次畢業(yè)設(shè)計才會順利完成。感謝我的室友們，從遙遠的家來到這個陌生的城市里，是你們和我共同維系著彼此之間兄弟般的感情，維系著寢室那份家的融洽。四年了，仿佛就在昨天。四年里，我們沒有紅過臉，沒有吵過嘴，沒有發(fā)生上大學(xué)前所擔(dān)心的任何不開心的事情。只是今后大家就難得再聚在一起吃每年元旦那頓飯了吧，沒關(guān)系，各奔前程，大家珍重。我們在一起的日子，我會記一輩子的。感謝我的爸爸媽媽，焉得諼草，言樹之背，養(yǎng)育之恩，無以回報，你們永遠健康快樂是我最大的心愿。在論文即將完成之際，我的心情無法平靜，從開始進入課題到論文的順利完成，有多少可敬的師長、同學(xué)、朋友給了我無言的幫助，在這里請接受我誠摯的謝意！參考文獻[1] ,2006,(01):64.[2] ,2006,(10):240241.[3] 王衛(wèi)兵,劉克剛,2005,(01):2628.[4] 趙益丹,徐曉林,、,2003,15(S1):103105.[5] 陸重陽,2003,(01):57.[6] ,2005,(02):8285.[7] ,2005,(19):9093.[8] K. Benkrid, A. Benkrid and S. Belkacemi .Efficient FPGA hardware development: A multilanguage approach .Journal of Systems Architectur e, 2007(04):184209.[9] Altera, Novas Team for FPGA Visibility Enhancement .Electronic News (North America).2006,(11):12.[10] 徐光輝,程東旭,黃如,[M].北京:電子工業(yè)出版社,2006,(02):19.[11] 潘松,黃繼業(yè),[M].北京:清華大學(xué)出版社,2005(03):59.[12] 譚會生,[M].西安:西安電子科技大學(xué)出版社,2004,(02):220222.[13] 褚振勇,[M].西安:西安電子科技大學(xué)出版社,2002,(03):58.[14] 李洋,張曉燕,[M].北京:機械工業(yè)出版社,2004,(01):123124.[15] 劉艷萍,高振斌,[M].北京:國防工業(yè)出版社,2006,(01):79.[16] 黃智偉,王彥,[M].北京:電子工業(yè)出版社,2005,(01):42.[17] 吳繼華,王誠. Altera FPGA/[M].北京:人民郵電出版社,2005,(04):13.[18] 王建校, 危建國. SOPC設(shè)計基礎(chǔ)與實踐[M]. 西安: 西安電子科技大學(xué)出版社, 2006,(04):91.[19] 江國強. SOPC技術(shù)與應(yīng)用[M]. 北京: 機械工業(yè)出版社, 2006,(02):1114.