【正文】 在論文即將完成之際，我的心情無法平靜，從開始進(jìn)入課題到論文的順利完成，有多少可敬的師長、同學(xué)、朋友給了我無言的幫助，在這里請接受我誠摯的謝意！參考文獻(xiàn)[1] ,2006,(01):64.[2] ,2006,(10):240241.[3] 王衛(wèi)兵,劉克剛,2005,(01):2628.[4] 趙益丹,徐曉林,、,2003,15(S1):103105.[5] 陸重陽,2003,(01):57.[6] ,2005,(02):8285.[7] ,2005,(19):9093.[8] K. Benkrid, A. Benkrid and S. Belkacemi .Efficient FPGA hardware development: A multilanguage approach .Journal of Systems Architectur e, 2007(04):184209.[9] Altera, Novas Team for FPGA Visibility Enhancement .Electronic News (North America).2006,(11):12.[10] 徐光輝,程東旭,黃如,[M].北京:電子工業(yè)出版社,2006,(02):19.[11] 潘松,黃繼業(yè),[M].北京:清華大學(xué)出版社,2005(03):59.[12] 譚會生,[M].西安:西安電子科技大學(xué)出版社,2004,(02):220222.[13] 褚振勇,[M].西安:西安電子科技大學(xué)出版社,2002,(03):58.[14] 李洋,張曉燕,[M].北京:機(jī)械工業(yè)出版社,2004,(01):123124.[15] 劉艷萍,高振斌,[M].北京:國防工業(yè)出版社,2006,(01):79.[16] 黃智偉,王彥,[M].北京:電子工業(yè)出版社,2005,(01):42.[17] 吳繼華,王誠. Altera FPGA/[M].北京:人民郵電出版社,2005,(04):13.[18] 王建校, 危建國. SOPC設(shè)計基礎(chǔ)與實踐[M]. 西安: 西安電子科技大學(xué)出版社, 2006,(04):91.[19] 江國強(qiáng). SOPC技術(shù)與應(yīng)用[M]. 北京: 機(jī)械工業(yè)出版社, 2006,(02):1114.。我們在一起的日子，我會記一輩子的。四年里，我們沒有紅過臉，沒有吵過嘴，沒有發(fā)生上大學(xué)前所擔(dān)心的任何不開心的事情。感謝我的室友們，從遙遠(yuǎn)的家來到這個陌生的城市里，是你們和我共同維系著彼此之間兄弟般的感情，維系著寢室那份家的融洽。感謝大學(xué)四年來所有的老師，為我們打下電子專業(yè)知識的基礎(chǔ)；同時還要感謝所有的同學(xué)們，正是因為有了你們的支持和鼓勵。我的設(shè)計較為復(fù)雜煩瑣，但是周斌老師仍然細(xì)心地糾正設(shè)計中的錯誤。在這里首先要感謝我的導(dǎo)師周斌。將會使該系統(tǒng)顯得更加人性化，更加接近成為一個成熟的產(chǎn)品。比如說3*4的通用機(jī)械鍵盤受到鍵盤數(shù)量的限制，在很大的程度上限制了其功能的擴(kuò)展。仿真時，對于程序中數(shù)目較大的分頻/計數(shù)/計時常數(shù)的修改是非常必要的。這一設(shè)計技巧，對于較大的程序或多進(jìn)程程序的設(shè)計非常重要。DATA_N”非常簡潔地同時實現(xiàn)了ACC中低4位用DATA_N進(jìn)行更新，而高12位用ACC中原來的低12位左移而來的處理。我們利用以上規(guī)律即可得到各種我們所需要頻率的信號或信號序列。N的值越大，電路可以除頻的次數(shù)就越多，這樣就可以獲得更大的頻率變化，以便提供多種不同頻率的時鐘信號。圖 53 門禁系統(tǒng)控制電路仿真結(jié)果圖結(jié) 論。仿真過程為先輸入上鎖密碼“1234”，再按下上鎖鍵激活電鎖，接著輸入解鎖密碼“1234”，最后按下解鎖鍵解鎖。END ARCHITECTURE ART。 ENLOCK=QA AND NOT QB。 END PROCESS。 END IF。139。039。 END IF。 QB=39。 THEN IF REG=ACC THEN QA=39。 ELSIF DATA_F(0)=39。 QB=39。 QA=39。139。139。 LOCK_PROCESS:BLOCK IS BEGIN PROCESS(CLK,DATA_F) IS BEGIN IF(CLK39。 END PROCESS。 END IF。 NC =NV+1。 THEN IF NC4 THEN ACC=ACC(11 DOWNTO 0)amp。EVENT AND FLAG_N=39。 NC=000。139。 BEGIN RST =RR2。 END PROCESS。 RR2=R1 AND NOT R0。R0=FLAG_F。139。 BEGIN PROCESS(CLK) BEGIN IF CLK39。 SIGNAL RR2,CLR,BB,QA,QB:STD_LOGIC。ARCHITECTURE ART OF CTRL IS SIGNAL ACC,REG:STD_LOGIC_VECTOR(15 DOWNTO 0)。 DATA_BCD:OUT STD_LOGIC_VECTOR(15 DOWNTO 0)。 CLK:IN STD_LOGIC。 FLAG_N:IN STD_LOGIC。ENTITY CTRL IS PORT(DATA_N:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。USE 。 門禁系統(tǒng)控制電路的VHDL源程序LIBRARY IEEE。從仿真圖上可以看出，CLK_CTR（即Q（0））為CLK_1K的2分頻，為256HZ；CLK_DEBOUNCE（即Q（1））為CLK_1K的22分頻，為128HZ；CLK_SCAN（即（Q（5 DOWNTO 4））為CLK_1K的25分頻，為16HZ。圖 52 門禁系統(tǒng)輸入電路仿真結(jié)果圖 為便于觀測有關(guān)結(jié)果，仿真時假設(shè)CLK_1K為512HZ，相應(yīng)地，程序中的有關(guān)語句改為“C_DEBOUNCE=Q(1)。END ARCHITECTUERE ART。 FF=F(2) OR F(0)。 ENDPROCESS。 END CASE。 WHEN11110=F=0001。139。 IF CLK39。 END CASE。 WHEN10110=N=1001。 WHEN10011=N=0111。 WHEN01101=N=0101。 WHEN00110=N=0011。 WHEN00011=N=0001。139。 IF CLK39。 BEGIN PROCESS(CLK) BEGIN Z=C_KEYBOARDamp。 END BLOCK DEBOUNUING。 U2:DEBOUNCING PORT MAP(D_IN=KEY_IN(1),D_OUT=C(1), CLK=C_DEBOUNCE)。 END BLOK COUNTER。 SEL= 1110WHEN C_KEYBOARD=0 ELSE 1101WHEN C_KEYBOARD=1 ELSE 1011WHEN C_KEYBOARD=2 ELSE 0111WHEN C_KEYBOARD=3 ELSE 1111。 END PROCESS。 C_KEYBOARD=Q(5 DOWNTO 4)。 C_KEYBOARD=Q(6 DOWNTO 5)。 END IF。139。 BEGIN PROCESS(CLK_1K)IS BEGIN IF CLK_1K39。 COUNTER:BLOCK IS SIGNAL Q:STD_LOGIC_VECTOR(5 DOWNTO 0)。 FLAG_F=FF。 DATA_F=F。 SIGNAL STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL N,F:STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL C_DEBOUNCE:STD_LOGIC。 SIGNAL CLK:STD_LOGIC。 D_OUT:OUT STD_LOGIC)。ARCHITECTURE ART OF KEYBOARD IS COMPONENT SEBOUNCING IS PORT(D_IN:IN STD_LOGIC。 CLK_DEBOUNCE:OUT STD_LOGIC )。 FLAG_F:OUT STD_LOGIC。 DATA_F:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 CLK_SCAN:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。ENTITY KEYBOARD IS PORT(CLK_1K:IN STD_LOGIC。USE 。圖51 門禁系統(tǒng)輸入電路的VHDL源程序LIBRARY IEEE。 鍵盤輸入去抖電路的仿真圖51為鍵盤輸入去抖電路的仿真結(jié)果圖，圖中的輸出信號0，1，D_OUT,DD0,DD1是為了便于仿真時觀察中間結(jié)果而增加的觀測點的輸出，調(diào)試好后程序中的相應(yīng)語句應(yīng)注釋掉。END ARCHITECTURE ART。 D_OUT=NOT(D1 AND NOT D0)。 1=Q1。 DD0=D0。 D1=D0。139。 PROCESS(CLK) BEGIN IF CLK39。U1:DCFQ PORT MAP(CLK=CLK,CLRN=INV_