基于fpga的溫度檢測(cè)系統(tǒng)設(shè)計(jì)(參考版)
2024-08-21 16:11本頁(yè)面
【正文】 [8]. 張洪潤(rùn)，2009，《FPGA/CPLD 應(yīng)用設(shè)計(jì) 200 例》[M]，北京航空航天大學(xué)出版社。[6]. 黃智偉 ，2006，《全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽系統(tǒng)設(shè)計(jì)》[M]，北京航空航天大學(xué)出版社。[4]. 周樹南、張伯頤，2006，《電路與電子學(xué)基礎(chǔ)》[M]，科學(xué)出版社。[2]. 蔡偉綱，2007，《NiosII 軟件架構(gòu)解析》[M]，西安電子科技大學(xué)出版社。這一切都將有待在今后的學(xué)習(xí)研究中進(jìn)一步努力。由于所掌握的專業(yè)技術(shù)知識(shí)有限，課題設(shè)計(jì)及樣機(jī)制作僅限于基本階段，離專業(yè)計(jì)量工程儀器還有不少距離。而且我還做了之前Verilog課程設(shè)計(jì)沒有接觸過的一個(gè)流程——那就是綜合。b00000000。b11110110。 439。h8: Seg = 839。b11100000。 439。h6: Seg = 839。b10110110。 439。h4: Seg = 839。b11110010。 439。h2: Seg = 839。b01100000。 439。h0: Seg = 839。 next_state=st0。 se=339。 next_state=st2。 se=339。 next_state=st1。 se=339。reg[1:0] current_state,next_state。reg [2:0] se。reg [7:0] Seg。output [7:0] Seg。input [11:0] in_bcd。 另外，顯示的字符有變化時(shí)，可在延時(shí)到達(dá)后送一個(gè)低電平（共陰極數(shù)碼管）讓LED數(shù)碼管先短暫熄滅，再顯示下一個(gè)字符，可使在視覺上字符的變化更清晰。據(jù)經(jīng)驗(yàn)。但是，延時(shí)（導(dǎo)通頻率）也不是越小越好，因?yàn)長(zhǎng)ED數(shù)碼管達(dá)到一定亮度需要一定時(shí)間。采用掃描方式來實(shí)現(xiàn)LED數(shù)碼管動(dòng)態(tài)顯示，控制好數(shù)碼管之間的延時(shí)是相當(dāng)重要。因此對(duì)于多個(gè)LED數(shù)碼管顯示，可以采用掃描方式來實(shí)現(xiàn)LED數(shù)碼管動(dòng)態(tài)顯示。采用FPGA實(shí)現(xiàn)LED數(shù)碼管動(dòng)態(tài)顯示控制
N個(gè)LED數(shù)碼管以靜態(tài)方式顯示時(shí)，需用到8N條引腳線。endendmodule模塊創(chuàng)建如下： 溫度顯示模塊
FPGA實(shí)現(xiàn)LED靜態(tài)顯示控制 運(yùn)用硬件描述語(yǔ)言設(shè)計(jì)一個(gè)顯示譯碼驅(qū)動(dòng)器，即將要顯示的字符譯成8段碼。 out_bcd[7:4]=in_bin[11:4]%10。 reg [11:0] out_bcd。 input [11:0] in_bin。end
…………….模塊創(chuàng)建如下： 溫度數(shù)據(jù)處理模塊 得到的12bit的溫度數(shù)據(jù)信息，可相應(yīng)進(jìn)行各種處理，如多次到平均等，另外，需將其由二
進(jìn)制轉(zhuǎn)換為BCD碼。counter = 0。oWIRE =0。oWIRE =1。if(counter == 499) begin nstate = wait_presence。oWIRE =0。 addr = 1。 oDATA = 0。 counter = 0。always (posedge iCLK) begin
if(~iRESET) begin
nstate = do_reset。reg[7:0] addr。reg[5:0]
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