【正文】 END behav。 END IF。 THEN (3)=39。EVENT AND B0=39。039。139。END PROCESS。139。139。 ELSIF A039。 THEN (2)=39。PROCESS (A0,CLR) BEGIN IF CLR = 39。 END IF。 THEN (1)=39。EVENT AND C0=39。039。139。C0=NOT F2。A0=F2 AND (1)。END IF。 ELSE ENDD=39。 IF S=3 THEN ENDD=39。039。139。END IF。 THEN F2=FIN。 PROCESS (START,S) BEGIN IF START = 39。BEGIN S(0)=(3)。 SIGNAL A0,B0,C0,F2: STD_LOGIC。END CONTRL2。ENTITY CONTRL2 IS PORT(FIN,START,CLR: IN STD_LOGIC。USE 。 END MIX。CLK1=FIN AND 1。CLRC=CLR。 END IF。139。 ELSIF FIN39。 THEN 1=39。BEGIN PROCESS (FIN,CLR,START) BEGIN IF CLR=39。END CONTRL。ENTITY CONTRL ISPORT(FIN,START,CLR,FSD:IN STD_LOGIC。（3）控制模塊程序LIBRARY IEEE。Q = CNT。END IF。 ELSIF SEL = 11 THEN OO = CNT(31 DOWNTO 24)。 ELSIF SEL = 01 THEN OO = CNT(15 DOWNTO 8)。 SEL(1)=B。END PROCESS。 THEN CNT=CNT+1。EVENT AND CLK = 39。)。 THEN CNT = (OTHERS=39。BEGIN PROCESS(CLK,CLR) BEGIN IF CLR = 39。ARCHITECTURE behav OF CNT IS SIGNAL CNT : STD_LOGIC_VECTOR(31 DOWNTO 0)。 OO: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。USE 。（2）計(jì)數(shù)模塊程序LIBRARY IEEE。ARCHITECTURE rt1 OF FIN ISBEGIN FOUT=(FIN AND CHOIS)OR(CHKF AND NOT CHOIS)。 FOUT : OUT STD_LOGIC)。USE 。我感到由衷的快樂(lè)，沒(méi)有付出，哪有回報(bào)!在實(shí)踐中得到鍛煉是年輕人最大的財(cái)富!參考文獻(xiàn)[1]李福進(jìn)，陳至坤，[J].工礦自動(dòng)化,2006，2（1）：5455.[2]Wekhande S,Sgarwal absolute position vernier shaft encodersuitable for highperformance PMSM servo drives[J].IEEE Transactions on Instrumentation and Measurement,2006,55(1):357～363.[3][M].北京:電子工業(yè)出版社，2005.[4]Cohen Coding Styles and Methodologies[M].Pearson Education Press,2005.[5]李宏偉,[M].北京：電子工業(yè)出版社，2006.[6]宋健，[J].工業(yè)儀表與自動(dòng)化裝置，2005，1（6）：60－61.[7]，第5期，第18卷[8][J].現(xiàn)代電子技術(shù)，2005，30(8):7679.[9]李紅剛，[J].微計(jì)算機(jī)信息，2008，24（112）：218219.[10][J].微計(jì)算機(jī)信 息,2007,1(2):249250.[11] [M].北京:電子工業(yè)出版社，2005.[12]Altera FPGA Family Data :15P[13] [M].北京:電子工業(yè)出版社,2005。又由于FPGA高速，高精度特點(diǎn)，提高了系統(tǒng)設(shè)計(jì)的實(shí)用性和可靠性，實(shí)現(xiàn)數(shù)字系統(tǒng)軟件化，這是數(shù)字邏輯設(shè)計(jì)的趨勢(shì)。系統(tǒng)硬件設(shè)計(jì)簡(jiǎn)潔，有良好的可操作性和較高的性價(jià)比。圖64 仿真波形結(jié)論本設(shè)計(jì)利用FPGA設(shè)計(jì)一種等精度轉(zhuǎn)速測(cè)量系統(tǒng)，依據(jù)測(cè)量轉(zhuǎn)速是以頻率測(cè)量為基礎(chǔ)。 進(jìn)而計(jì)算出所測(cè)轉(zhuǎn)速。同時(shí)測(cè)得不同閘門時(shí)間內(nèi)對(duì)標(biāo)準(zhǔn)時(shí)鐘信號(hào)和被測(cè)信號(hào)的脈沖計(jì)數(shù)值,可以看出一直保持1/2的關(guān)系，符合系統(tǒng)要求的等精度原理公式計(jì)算。測(cè)頻系統(tǒng)的標(biāo)準(zhǔn)信號(hào)頻率的提高，可進(jìn)一步提高測(cè)頻的精度或縮短測(cè)頻時(shí)間[15]。單片機(jī)完成的數(shù)據(jù)處理功能也可集成在FPGA芯片中。占空比的測(cè)量方法是通過(guò)測(cè)量脈沖寬度記錄CONT2的計(jì)數(shù)值N1，然后將輸入信號(hào)反相，再測(cè)量其脈沖寬度，測(cè)的CONT2計(jì)數(shù)值N2，則可以計(jì)算出。如果先檢測(cè)到下降沿，PUL并無(wú)變化。只有在先檢測(cè)到上升沿后PUL輸出為低電平。最后由單片機(jī)讀出計(jì)數(shù)結(jié)果，并通過(guò)測(cè)量原理中的計(jì)算公式得出脈沖寬度。在被測(cè)脈沖的上升沿到來(lái)時(shí)，PUL端輸出高電平，標(biāo)準(zhǔn)頻率進(jìn)入到CONT2。圖62控制模塊 脈寬寬度測(cè)量和占空比測(cè)量模塊設(shè)計(jì)在測(cè)量開始前先向電路的CLR端送一個(gè)正脈沖以便進(jìn)行電路的工作狀態(tài)初始化。 控制模塊設(shè)計(jì)控制模塊是整個(gè)測(cè)頻系統(tǒng)的控制部分，它控制著系統(tǒng)其它模塊的工作，控制著整個(gè)系統(tǒng)測(cè)量工作的開始。測(cè)量完成后，向FPGA芯片輸出計(jì)數(shù)結(jié)果和輸出使能信號(hào)，由FPGA完成數(shù)據(jù)運(yùn)算、處理，如果這次的計(jì)數(shù)結(jié)果符合測(cè)量的精度要求，則將計(jì)數(shù)結(jié)果送往下面的顯示模塊將其顯示出來(lái)。 計(jì)數(shù)模塊設(shè)計(jì)計(jì)數(shù)模塊是本系統(tǒng)的核心模塊，本系統(tǒng)的主要工作都是由它來(lái)完成的。（3）預(yù)置門定時(shí)結(jié)束信號(hào)把CONTRL的START端置為低電平，在被測(cè)信號(hào)的下一個(gè)脈沖的上沿到來(lái)時(shí)，CONT1停止計(jì)數(shù)，同時(shí)關(guān)斷CONT2對(duì)Fs的計(jì)數(shù)。在進(jìn)行頻率或周期測(cè)量時(shí)，完成如下步驟：（1）令TF=0，選擇等精度測(cè)頻，然后在CONTRL的CLR端加一正脈沖信號(hào)以完成測(cè)試電路狀態(tài)的初始化。CONT1和CONT2為32位計(jì)數(shù)器，分別對(duì)標(biāo)準(zhǔn)頻率和被測(cè)頻率進(jìn)行計(jì)數(shù)，并將計(jì)數(shù)結(jié)果以4個(gè)8位二進(jìn)制數(shù)輸出[14]。圖61 測(cè)頻模塊邏輯圖FCH模塊為測(cè)頻、測(cè)周、自校選擇控制模塊。 FPGA功能模塊該系統(tǒng)的功能都是由FPGA完成的。這幾個(gè)模塊組成的邏輯結(jié)構(gòu)，具體地描述了測(cè)頻系統(tǒng)的設(shè)計(jì)?；咎匦?（1）低電源電壓（VDD:+ ? +）（2）顯示分辨率:12864點(diǎn)（3）內(nèi)置漢字字庫(kù)，提供8192個(gè)1616點(diǎn)陣漢字(簡(jiǎn)繁體可選) （4）內(nèi)置 128個(gè)168點(diǎn)陣字符 （5）2MHZ時(shí)鐘頻率（6）顯示方式：STN、半透、正顯 （7）驅(qū)動(dòng)方式：1/32DUTY，1/5BIAS （8）視角方向：6點(diǎn)（9）背光方式：側(cè)部高亮白色LED，功耗僅為普通LED的1/5～1/10 （10）通訊方式：串行、并口可選（11）內(nèi)置DCDC轉(zhuǎn)換電路，無(wú)需外加負(fù)壓 （12）無(wú)需片選信號(hào)，簡(jiǎn)化軟件設(shè)計(jì)（13）工作溫度: 0℃～+55℃ ,存儲(chǔ)溫度: ?20℃～+60℃。 。 液晶顯示介紹帶中文字庫(kù)的12864是一種具有4位/8位并行、2線或3線串行多種接口方式，內(nèi)部含有國(guó)標(biāo)一級(jí)、二級(jí)簡(jiǎn)體中文字庫(kù)的點(diǎn)陣圖形液晶顯示模塊；其顯示分辨率為12864, 內(nèi)置8192個(gè)16 16點(diǎn)漢字，和128個(gè)16 、方便的操作指令，可構(gòu)成全中文人機(jī)交互圖形界面。（6）EEND：等精度測(cè)頻計(jì)數(shù)結(jié)束狀態(tài)信號(hào)，EEND=0時(shí)計(jì)數(shù)結(jié)束。（5）START:TF=0,作為預(yù)置閘，門寬可通過(guò)鍵盤由單片機(jī)控制，START=1時(shí)預(yù)置門打開；當(dāng)TF=1時(shí)，START有第二功能，此時(shí)，當(dāng)START=0時(shí)測(cè)負(fù)脈寬，當(dāng)START=1時(shí)測(cè)正脈寬。（3）END:脈寬計(jì)數(shù)結(jié)束狀態(tài)信號(hào)，END=1計(jì)數(shù)結(jié)束。 專用模塊測(cè)試控制信號(hào)說(shuō)明（1）TF：TF=0時(shí)等精度測(cè)頻，TF=1時(shí)測(cè)脈寬。計(jì)數(shù)器是32位二進(jìn)制計(jì)數(shù)器（4個(gè)8位計(jì)數(shù)值）。在標(biāo)準(zhǔn)頻率信號(hào)為60MHz的情況下，108，即能夠顯示近8位有效數(shù)字。圖54測(cè)頻主系統(tǒng)框圖圖54所示為測(cè)頻主系統(tǒng)框圖。除液晶顯示、放大整形和標(biāo)頻信號(hào)外，其它模塊可集成于FPGA芯片中，并且各邏輯模塊用硬件描述語(yǔ)言HDL來(lái)描述其功能，如用VHDL或AHDL來(lái)對(duì)各功能模塊進(jìn)行邏輯描述。FPGA是20世紀(jì)90年代發(fā)展起來(lái)的大規(guī)模可編程邏輯器件，隨著EDA（電子設(shè)計(jì)自動(dòng)化）技術(shù)和微電子技術(shù)的進(jìn)步，F(xiàn)PGA的時(shí)鐘延遲可達(dá)到ns級(jí)，結(jié)合其并行工作方式，在超高速、實(shí)時(shí)測(cè)控方面有非常廣闊的應(yīng)用前景；并且FPGA具有高集成度、高可靠性，幾乎可將整個(gè)設(shè)計(jì)系統(tǒng)下載于同一芯片中，實(shí)現(xiàn)所謂片上系統(tǒng)，從而大大縮小其體積[12]。 FPGA測(cè)頻主系統(tǒng)在快速測(cè)量的要求下，要保證較高精度的測(cè)頻，必須采用較高的標(biāo)準(zhǔn)頻率信號(hào)；而單片機(jī)受本身時(shí)鐘頻率和若干指令運(yùn)算的限制，測(cè)頻速度較慢，無(wú)法滿足高速、高精度的測(cè)頻要求。(2) 片上的鎖相環(huán)電路可以提供輸入時(shí)鐘的1～32分頻或倍頻、156～417ps移相或可變占空比的時(shí)鐘輸出，輸出時(shí)鐘信號(hào)的特性可直接在開發(fā)軟件里設(shè)定。Altera公司Cyclone系列FPGA是目前市場(chǎng)上性價(jià)比最優(yōu)且價(jià)格最低的FPGA芯片。本測(cè)頻儀調(diào)試階段所用信號(hào)為信號(hào)發(fā)生器輸出的標(biāo)準(zhǔn)信號(hào)，故對(duì)該電路部分未做深入分析，如果要做實(shí)際應(yīng)用，該電路部分還需進(jìn)一步研究。（1） 輸出脈沖數(shù)：60脈沖（每一轉(zhuǎn)）（2） 輸出信號(hào)幅值：50r/min時(shí)300mV（3） 測(cè)速范圍：50500r/min（4） 使用時(shí)間：可連續(xù)使用，使用中勿需加潤(rùn)滑油（5） 工作環(huán)境：溫度?10～40℃，相對(duì)濕度≤85%無(wú)腐蝕性氣體 整形電路圖53為輸入信號(hào)整形電路被測(cè)信號(hào)經(jīng)限幅電路(由兩片IN4148組成)限幅后由兩級(jí)直接耦合放大器放大，最后再由施密特觸發(fā)器整形，送入FPGA進(jìn)行測(cè)頻。（2）選用的傳感器型號(hào)為SZGB3（單向）。為此，可以制作一個(gè)遮光葉片如圖52所示，安裝在轉(zhuǎn)軸上，當(dāng)扇葉經(jīng)過(guò)時(shí)，產(chǎn)生脈沖信號(hào)。當(dāng)葉片數(shù)較多時(shí)，旋轉(zhuǎn)一周可以獲得多個(gè)脈沖信號(hào)。以透射式為例，如圖51所示，當(dāng)不透光的物體擋住發(fā)射與接收之間的間隙時(shí)，開關(guān)管關(guān)斷，否則打開。(4)占空比測(cè)試功能:測(cè)試精度1%～99%[9]。(2)周期測(cè)試功能:信號(hào)測(cè)試范圍與精度要求與測(cè)頻功能相同。當(dāng)預(yù)置門信號(hào)為高電平（預(yù)置時(shí)間開始）時(shí)，被測(cè)信號(hào)的上升沿通過(guò)D觸發(fā)器的輸出端，同時(shí)啟動(dòng)兩個(gè)計(jì)數(shù)器計(jì)數(shù)；同樣，當(dāng)預(yù)置門