【正文】 EPROM的方式；主從模式可以支持一片PROM編程多片F(xiàn)PGA；串行模式可以采用串行PROM編程FPGA；外設(shè)模式可以將FPGA作為微處理器的外設(shè)，由微處理器對其編程。（3）用戶可以反復(fù)的編程、擦除、使用，或者在外圍電路不動的情況下，用不同的實現(xiàn)軟件就可以實現(xiàn)不同的功能。電路設(shè)計人員使用FPGA進行電路設(shè)計時，不需要具備專門的IC深層次的知識，F(xiàn)PGA軟件易學(xué)易用，可以使設(shè)計人員集中精力進行電路設(shè)計，快速將產(chǎn)品推向市場[3]。VHDL能夠成為標(biāo)準(zhǔn)化的硬件語言并獲得廣泛應(yīng)用，因為它具有如下的優(yōu)點：（1）功能強大設(shè)計靈活。（2）與具體器件無關(guān)。（4）強大的硬件描述能力。（5）語法規(guī)范，易于共享。2. VHDL程序設(shè)計一項工程的設(shè)計(包括VHDL程序的設(shè)計和驗證)首先要利用EDA工具的文本編輯器或圖形編輯器將它用文本方式或圖形方式表達出來。這種方法最為通用，任何支持VHDL的EDA工具都支持文本方式的編輯和編譯。設(shè)計描述包括兩個方面:一是系統(tǒng)描述。二是編寫設(shè)計代碼。如輸入輸出是否有矛盾，有無未加處理的輸入信號，是否允許使能等。（5）配置及配置后的時序仿真。（6）器件編程。在Quartus II上可以完成FPGA開發(fā)的整個流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，使設(shè)計者能方便地進行設(shè)計輸入、快速處理和器件編程。同樣，Quartus II具備仿真功能，同時也支持第三方的仿真工具，如Modelsim。 Synthesis)、適配器(Fitter)、裝配器(Assembler)、時序分析器(Timing Analyzer)、設(shè)計輔助模塊(Design Assistant)、EDA網(wǎng)表文件生成器(EDA Netlist Writer)和編輯數(shù)據(jù)接口(Compsler Database Interfaee)等。此外，Quartus II還包含許多十分有用的LPM(Library of Parameterized Modules)模塊，它們是復(fù)雜或高級系統(tǒng)構(gòu)建的重要組成部分，在SOPC設(shè)計中被大量使用，也可在Quartus II普通設(shè)計文件一起使用。圖21中所示的上排是Quartus II編譯設(shè)計主控界面，它顯示了Quartus II自動設(shè)計的各主要處理環(huán)節(jié)和設(shè)計流程，包括設(shè)計輸入編輯、設(shè)計分析與綜合、適配、編程文件匯編(裝配)、時序參數(shù)提取以及編程下載幾個步驟。在設(shè)計輸入之后，Quartus II的編譯器將給出設(shè)計輸入的錯誤報告。在作仿真前，需要利用波形編輯器編輯一個波形激勵文件，用于仿真驗證時的激勵。而臨時性轉(zhuǎn)速測量系統(tǒng)，多采用光電傳感器，從轉(zhuǎn)軸上預(yù)先粘貼的一個標(biāo)志上獲得一轉(zhuǎn)一個轉(zhuǎn)速脈沖，隨后利用電子倍頻器和測頻方法實現(xiàn)轉(zhuǎn)速測量。 轉(zhuǎn)速測量方法轉(zhuǎn)速測量的方法有很多，根據(jù)工作原理可分為計數(shù)式、模擬式、同步式。就轉(zhuǎn)速測量原理而言，通常分為兩類。例如在單位時間內(nèi)，累計轉(zhuǎn)速傳感器發(fā)出的N個脈沖，即為該單位時間的速度。對于多孔碼盤，其測量的時間只是每轉(zhuǎn)的1/N，N為碼盤孔數(shù)。n轉(zhuǎn)速單位：（轉(zhuǎn)/分）m2時基脈沖由圖31可知“T”法測量精度的誤差主要有兩個方面：一是兩脈沖的上升沿觸發(fā)時間不一致而產(chǎn)生的；二是計數(shù)和定時起始和關(guān)閉不一致而產(chǎn)生的。如圖32所示，圖32“M”法測量轉(zhuǎn)速脈沖設(shè)在時間T內(nèi)，轉(zhuǎn)軸轉(zhuǎn)過的弧度數(shù)為X，則轉(zhuǎn)速n可由下式表示： （35）轉(zhuǎn)軸轉(zhuǎn)過的弧度數(shù)Xτ可用下式所示： （36）將(36)式代入(35)式，得轉(zhuǎn)速n的表達式為： （37）n轉(zhuǎn)速 單位：（轉(zhuǎn)/分）T定時時間 單位：（秒）在該方法中，測量精度是由于定時時間T和脈沖的不能保證嚴格同步，以及在T內(nèi)能否正好測量外部脈沖的完整的周期，可能產(chǎn)生的1個脈沖的量化誤差。而設(shè)置的時間過短，測量精度會受到一定的影響[7]。3. 3測量系統(tǒng)的構(gòu)成本文轉(zhuǎn)速測量系統(tǒng)有以下幾個部分構(gòu)成，如圖所示： 圖33系統(tǒng)的原理框圖 轉(zhuǎn)速信號采集轉(zhuǎn)速信號采集是整個系統(tǒng)的前端通道，目的是將外界的非電參量，通過一定方式轉(zhuǎn)成電量，這一環(huán)節(jié)可以通過敏感元件、傳感器或測量儀表等來實現(xiàn)。（2）通過傳感器拾取信號由專業(yè)人員將敏感元件和相應(yīng)的測量電路、傳遞機構(gòu)以適當(dāng)?shù)男问街瞥刹煌愋?、不同用處的傳感器，根?jù)原理輸出電量。光電轉(zhuǎn)速傳感器是根據(jù)光敏二極管工作原理制造的一種感應(yīng)接收光強度變化的電子器件，在本次設(shè)計中采用光電傳感器采集信號，這種傳感器是把旋轉(zhuǎn)軸的轉(zhuǎn)速變?yōu)橄鄳?yīng)頻率的脈沖，然后用測量電路測出頻率，有頻率值就可知道所測轉(zhuǎn)速值。 整形電路前向通道中，對傳感器送過來的信號進行放大、整形，在送入FPGA進行數(shù)據(jù)處理。第四章 等精度測速原理在工業(yè)測控系統(tǒng)中，許多場合都需要精確地測量速度，一般速度傳感器輸出是一個與速度成正比的頻率信號，因而可用測頻的方法來解決問題[7]。采用等精度轉(zhuǎn)度測量方法具有測量精度保持恒定，不隨所測信號的變化而變化的特點，并且結(jié)合FPGA集成度高、高速和高可靠性的特點，～100MHz，測頻全域相對誤差恒為1/1000000。這兩種方法的計數(shù)值會產(chǎn)生177。它的閘門時間不是固定的值，而是被測信號周期的整數(shù)倍，即與被測信號同步，因此，消除了對被測信號計數(shù)所產(chǎn)生177。首先給出閘門開啟信號（預(yù)置閘門上升沿），此時計數(shù)器并不開始計數(shù)，而是等到被測信號的上升沿到來時，計數(shù)器才真正開始計數(shù)。標(biāo)準(zhǔn)信號的頻率為fs，則被測信號的頻率為： (41)由式（41）可知，若忽略標(biāo)頻fs的誤差，則等精度測頻可能產(chǎn)生的相對誤差為： 標(biāo)準(zhǔn)頻率可由穩(wěn)定度好、精度高的高頻率晶體振蕩器產(chǎn)生，在保證測量精度不變的前提下，提高標(biāo)準(zhǔn)信號頻率，可使閘門時間縮短，即提高測試速度。每個計數(shù)器中的CEN輸入端為時鐘使能端控制時鐘輸入。(3)脈寬測試功能:～1S。為此，可以制作一個遮光葉片如圖52所示，安裝在轉(zhuǎn)軸上，當(dāng)扇葉經(jīng)過時，產(chǎn)生脈沖信號。當(dāng)葉片數(shù)較多時，旋轉(zhuǎn)一周可以獲得多個脈沖信號[10]。該電路R，C參數(shù)根據(jù)實際所測信號的帶寬確定，如頻率較高(大于70MHz)則電路和PCB布線都需作較大改動。EP1C6Q240C8N特性如下：(1) ，容量5980個邏輯單元，92160bit嵌入RAM，2個全功能的鎖相環(huán)，最大用戶I/O數(shù)185個，72個差分通道。采用高集成度、高速的現(xiàn)場可編程門陣列FPGA為實現(xiàn)高速，高精度的測頻提供了保證。然后通過EDA開發(fā)平臺，對設(shè)計文件自動地完成邏輯編譯、邏輯化簡、綜合及優(yōu)化、邏輯布局布線、邏輯仿真，最后對FPGA芯片進行編程，以實現(xiàn)系統(tǒng)的設(shè)計要求。其中A0～A7和B0～B7為兩計數(shù)器的計數(shù)值輸出。（2）CLR/TRIG:當(dāng)TF=0時系統(tǒng)全清零功能，當(dāng)TF=1時CLR/TRIG的上跳沿將啟動CONT2，進行脈寬測試計數(shù)。利用此功能可分別獲得脈寬和占空比數(shù)據(jù)。可以顯示84行1616點陣的漢字。第六章 軟件設(shè)計本系統(tǒng)的模塊主要有: 測頻/測周期選擇模塊、計數(shù)模塊、控制模塊、脈寬寬度測量和占空比測量模塊。根據(jù)等精度的測頻原理，利用VHDL語言編寫各部分邏輯模塊，實現(xiàn)框圖如圖61所示。 測頻/測周期的實現(xiàn)被測信號脈沖從CONTRL模塊的FIN端輸入，標(biāo)準(zhǔn)頻率信號從CONTRL的FSD端輸入，CONTRL的CLR是此模塊電路的工作初始化信號輸入端。（4）計數(shù)結(jié)束后，CONTRL的EEND端將輸出低電平來指示測量計數(shù)結(jié)束，單片機得到此信號后，即可利用ADRB、ADRA分別讀回CONT1和CONT2的計數(shù)值，并根據(jù)等精度測量公式進行運算，計算出被測信號的頻率或者周期值。如果計數(shù)結(jié)果達不到量程、精度等要求，則通知控制模塊做出調(diào)整，重新進行測量，直到各項指標(biāo)滿足要求為止。然后將GATE的CNF端置為高電平，表示開始脈沖寬度的測量。電路的設(shè)計保證了只有CONT2被初始化過后才能工作，否則PUL輸出始終為零。在檢測到上沿并緊接一個下沿后，不再發(fā)生變化直到下一個初始化信號到來?；贔PGA的電子系統(tǒng)設(shè)計僅僅是各種邏輯模塊與IP核的邏輯合成和拼裝。在輸入標(biāo)準(zhǔn)頻率信號時，由此可得被測信號的頻率值。設(shè)計中采取等精度測頻原理，運用VHDL語言編程，給出實現(xiàn)程序和仿真波形。這次畢業(yè)設(shè)計，我除了對相關(guān)的專業(yè)知識以及相關(guān)的實驗操作進行了回顧，還有許多其他的收獲，比如在繪制論文中所需要的相關(guān)的電路圖的過程中，我還學(xué)會了使用VISIO繪圖，這次畢業(yè)設(shè)計不但讓我對本專業(yè)的相關(guān)基礎(chǔ)知識進行了很好的復(fù)習(xí)，還對原書本上的知識進行了拓展和延伸，畢業(yè)設(shè)計不但鍛煉了我的動手能力，也鍛煉了我的處理問題的能力，并且學(xué)會了許多新知識。ENTITY FIN IS PORT(CHKF,FIN,CHOIS : IN STD_LOGIC。END rt1。ENTITY CNTIS PORT(A,B,CLK,CLR: IN STD_LOGIC。 SIGNAL SEL: STD_LOGIC_VECTOR(1 DOWNTO 0)。039。139。PROCESS (A, B)BEGIN SEL(0)=A。 ELSIF SEL = 10 THEN OO = CNT(23 DOWNTO 16)。END PROCESS。USE 。ARCHITECTURE MIX OF CONTRL IS SIGNAL 1 : STD_LOGIC。039。 THEN 1=START。EEND=1。（4）脈寬寬度測量和占空比測量模塊設(shè)計程序LIBRARY IEEE。 ENDD,PUL: OUT STD_LOGIC)。 SIGNAL S : STD_LOGIC_VECTOR(1 DOWNTO 0)。139。 IF S=2 THEN PUL=39。END IF。039。B0=NOT A0。 THEN (1)=39。139。END PROCESS。039。 THEN (2)=39。PROCESS (B0,CLR) BEGIN IF CLR = 39。 ELSIF B039。