基于fpga的超聲波測(cè)距電路和其擴(kuò)展應(yīng)用eda技術(shù)課程設(shè)計(jì)(參考版)
2025-06-25 13:44本頁(yè)面
【正文】 END ONE。 BUZZ=B AND (NOT SWITCH) and clk_out。 END IF。 B= NOT B。 THEN IF COUNTCOUNT_SUM THEN COUNT=COUNT+1。EVENT AND CLK_100K=39。039。end process。 end if。 temp_counter=not temp_counter。)then if(t25000)then t:=t+1。event and clk_100K=39。process(clk_100K) variable t:integer range 1 to 25000。 END IF。 5k ELSIF T=1 AND T88 THEN COUNT_SUM=4。 1k ELSIF T=176 and T294 THEN COUNT_SUM=25。BEGINCMP:PROCESS(TIM) BEGIN T=CONV_INTEGER(TIM)。SIGNAL COUNT:integer range 0 to 49。 END ENTITY。 TIM:IN UNSIGNED(11 DOWNTO 0)。use 。use 。END ARCHITECTURE。 END IF 。039。 IF ECHO39。 END IF 。 THEN TIM_COU=TIM_COU+1。 THEN if ECHO=39。EVENT AND CLK_10U=39。SIGNAL TIM_COU:SUB_IN:=0。END receive。ENTITY receive ISPORT(CLK_10U,ECHO:IN STD_LOGIC。USE 。 LIBRARY IEEE。 PLAY_L=CONV_STD_LOGIC_VECTOR(L,4)。 PLAY_H=CONV_STD_LOGIC_VECTOR(H,4)。 M=(NH*100)/10。 N=X*17/100。ARCHITECTURE ONE OF MEASURE ISSIGNAL X,N,H,M,L:INTEGER。 PLAY_H,PLAY_M,PLAY_L:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) )。USE 。USE 。end Behavioral。end process。 end case。 when1001=led_dig=01101111。 when0111=led_dig=00000111。 when0101=led_dig=01101101。 when0011=led_dig=01001111。 when0001=led_dig=00000110。 end case。 when1001=led_dig=01101111。 when0111=led_dig=00000111。 when0101=led_dig=01101101。 when0011=led_dig=01001111。 when0001=led_dig=00000110。 end case。 when1001=led_dig=11101111。 when0111=led_dig=10000111。 when0101=led_dig=11101101。 when0011=led_dig=11001111。 when0001=led_dig=10000110。architecture Behavioral of display issignal dig_temp:std_logic_vector(3 downto 0)。 led_sel_out:out std_logic_vector(3 downto 0))。 H_4,M_4,L_4:in std_logic_vector(3 downto 0)。use 。use 。 end Behavioral。 clk_out_100KHz=temp_counter_100KHz。 end if。 else t1:=0。139。beginif(clk_in_25MHz39。end process。 end if。 temp_counter_1KHz=not temp_counter_1KHz。)then if(t12499)then t:=t+1。event and clk_in_25MHz=39。beginprocess(clk_in_25MHz) variable t:integer range 0 to 12499。architecture Behavioral of freq_div is signal temp_counter_1KHz:std_logic。 clk_out_1KHz:out std_logic)。entity freq_div is port(clk_in_25MHz:i
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