【正文】 endmodule致謝在這次的課程設(shè)計(jì)中，特別要感謝我的指導(dǎo)教師董亮老師，以及在同學(xué)的幫助下我才能順利完成了這次eda課程設(shè)計(jì)。endendassign overflow = 439。else q = q + 439。h9 == q) q = 439。h0。output overflow。input rst_n。參考文獻(xiàn)[1] 夏宇聞．Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程．北京航空航天大學(xué)出版社．[2] 李景華, 杜玉遠(yuǎn)．Verilog HDL語言及數(shù)字系統(tǒng)設(shè)計(jì)．國防工業(yè)出版社．[3] 劉睿強(qiáng), 童貞理, 尹洪劍．Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)及實(shí)踐．電子工業(yè)出版社．[4] 劉振來, 張志榮, 顧建雄, 等. 異步二進(jìn)制可逆計(jì)數(shù)器的設(shè)計(jì)附錄1實(shí)驗(yàn)程序module jishuqi(iclk,rst_n,q,overflow)。計(jì)數(shù)器作為FPGA實(shí)際應(yīng)用的一個例子，在日常生活中發(fā)揮著非常重要的作用。結(jié)論在課程設(shè)計(jì)中采用 Verilog HDL 語言設(shè)計(jì)的計(jì)數(shù)器, 借助其功能強(qiáng)大的語言結(jié)構(gòu), 簡明的代碼描述復(fù)雜控制邏輯設(shè)計(jì), 與工藝無關(guān)特性, 在提高工作效率的同時達(dá)到求解目的, 并可以通過 Verilog HDL 語言的綜合工具進(jìn)行相應(yīng)硬件電路的生成,具有傳統(tǒng)邏輯設(shè)計(jì)方法所無法比擬的優(yōu)越性。h1。h0。 ifelse語句if(439。h9 == q。h1。h0。elsebeginif(439。always (posedge iclk or negedge rst_n)beginif(~rst_n) q = 439。output reg [3:0]q。input iclk。第4章 程序設(shè)計(jì) 主程序使用Verilog HDL語言編程。計(jì)數(shù)器可以用來顯示產(chǎn)品的工作狀態(tài)，一般來說主要是用來表示產(chǎn)品已經(jīng)完成了多少份的折頁配頁工作。 輸出模塊圖36 輸出輸出端用來輸出計(jì)數(shù)后的結(jié)果 計(jì)數(shù)模塊圖37 計(jì)數(shù)器計(jì)數(shù)是一種最簡單基本的運(yùn)算，計(jì)數(shù)器就是實(shí)現(xiàn)這種運(yùn)算的邏輯電路，計(jì)數(shù)器在數(shù)字系統(tǒng)中主要是對脈沖的個數(shù)進(jìn)行計(jì)數(shù)，以實(shí)現(xiàn)測量、計(jì)數(shù)和控制的功能，同時兼有分頻功能，計(jì)數(shù)器是由基本的計(jì)數(shù)單元和一些控制門所組成，計(jì)數(shù)單元則由一系列具有存儲信息功能的各類觸發(fā)器構(gòu)成，這些觸發(fā)器有RS觸發(fā)器、T觸發(fā)器、D觸發(fā)器及JK觸發(fā)器等。在中央處理器的控制部件中，包含的寄存器有指令寄存器(IR)和程序計(jì)數(shù)器(PC)。圖32 輸入 寄存器模塊圖32 輸出寄存器寄存器是中央處理器內(nèi)的組成部分。一個模塊可以在另一個模塊中調(diào)用。 設(shè)計(jì)的數(shù)據(jù)流行為使用連續(xù)賦值語句進(jìn)行描述。第3章 設(shè)計(jì)思路模塊是Verilog 的基本描述單位，用于描述某個設(shè)計(jì)的功能或結(jié)構(gòu)及其與其他模塊通信的外部端口。本文所指的EDA技術(shù)，主要針對電子電路設(shè)計(jì)、PCB設(shè)計(jì)和IC設(shè)計(jì)。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。應(yīng)用現(xiàn)在對EDA的概念或范疇用得很寬。概念EDA技術(shù)的概念EDA技術(shù)是指以計(jì)算機(jī)為工作平臺，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動設(shè)計(jì)。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺上，用硬件描述語言VHDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。這些器件可以通過軟件編程而對其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。20世紀(jì)90年代，國際上電子和計(jì)算機(jī)技術(shù)較為先進(jìn)的國家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。 語言在特定情況下是非確定性的，即在不同的模擬器上模型可以產(chǎn)生不同的結(jié)果；例如，事件隊(duì)列上的事件順序在標(biāo)準(zhǔn)中沒有定義。 提供強(qiáng)有力的文件讀寫能力。 可以顯式地對并發(fā)和定時進(jìn)行建模。 對高級編程語言結(jié)構(gòu)，例如條件語句、情況語句和循環(huán)語句，語言中都可以使用。（按位與）和|（按位或）。 Verilog HDL 能夠監(jiān)控模擬驗(yàn)證的執(zhí)行，即模擬驗(yàn)證執(zhí)行過程中設(shè)計(jì)的值能夠被監(jiān)控和顯示。 同一語言可用于生成模擬激勵和指定測試的驗(yàn)證約束條件，例如輸入值的指定。 能夠使用內(nèi)置開關(guān)級原語在開關(guān)級對設(shè)計(jì)完整建模。 設(shè)計(jì)能夠在多個層次上加以描述，從開關(guān)級、門級、寄存器傳送級（ RT L）到算法級，包括進(jìn)程和隊(duì)列級。P L I是允許外部函數(shù)訪問Verilog 模塊內(nèi)信息、允許設(shè)計(jì)者與模擬器交互的例程集合。 Verilog HDL中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。這些方式包括：行為描述方式—使用過程化結(jié)構(gòu)建模；數(shù)據(jù)流方式—使用連續(xù)賦值語句方式建模；結(jié)構(gòu)化方式—使用門和模塊實(shí)例語句描述建模。 用戶定義原語（ UDP）創(chuàng)建的靈活性。 基本邏輯門，例如and、or和nand等都內(nèi)置在語言中。1995年12月，IEEE制定了Verilong HDL的標(biāo)準(zhǔn)IEEE13641995.任何新生事物的產(chǎn)生都有它的歷史