基于fpga的計數(shù)器設(shè)計-資料下載頁
2025-06-22 13:44本頁面
【正文】 、航空航天、化工、礦產(chǎn)、生物、醫(yī)學、軍事等各個領(lǐng)域，都有EDA的應用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學部門廣泛使用。例如在飛機制造過程中，從設(shè)計、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。本文所指的EDA技術(shù)，主要針對電子電路設(shè)計、PCB設(shè)計和IC設(shè)計。EDA設(shè)計可分為系統(tǒng)級、電路級和物理實現(xiàn)級。第3章 設(shè)計思路模塊是Verilog 的基本描述單位，用于描述某個設(shè)計的功能或結(jié)構(gòu)及其與其他模塊通信的外部端口。一個設(shè)計的結(jié)構(gòu)可使用開關(guān)級原語、門級原語和用戶定義的原語方式描述。 設(shè)計的數(shù)據(jù)流行為使用連續(xù)賦值語句進行描述。 時序行為使用過程結(jié)構(gòu)描述。一個模塊可以在另一個模塊中調(diào)用。圖31 總設(shè)計圖 輸入模塊輸入端由輸入時鐘信號和清零控制輸入構(gòu)成，用來接收輸入信號，實現(xiàn)對信號的控制計數(shù)。圖32 輸入 寄存器模塊圖32 輸出寄存器寄存器是中央處理器內(nèi)的組成部分。寄存器是有限存貯容量的高速存貯部件，它們可用來暫存指令、數(shù)據(jù)和地址。在中央處理器的控制部件中，包含的寄存器有指令寄存器(IR)和程序計數(shù)器(PC)。在中央處理器的算術(shù)及邏輯部件中，包含的寄存器有累加器(ACC)。 輸出模塊圖36 輸出輸出端用來輸出計數(shù)后的結(jié)果 計數(shù)模塊圖37 計數(shù)器計數(shù)是一種最簡單基本的運算，計數(shù)器就是實現(xiàn)這種運算的邏輯電路，計數(shù)器在數(shù)字系統(tǒng)中主要是對脈沖的個數(shù)進行計數(shù)，以實現(xiàn)測量、計數(shù)和控制的功能，同時兼有分頻功能，計數(shù)器是由基本的計數(shù)單元和一些控制門所組成，計數(shù)單元則由一系列具有存儲信息功能的各類觸發(fā)器構(gòu)成，這些觸發(fā)器有RS觸發(fā)器、T觸發(fā)器、D觸發(fā)器及JK觸發(fā)器等。計數(shù)器在數(shù)字系統(tǒng)中應用廣泛，如在電子計算機的控制器中對指令地址進行計數(shù)，以便順序取出下一條指令，在運算器中作乘法、除法運算時記下加法、減法次數(shù)，又如在數(shù)字儀器中對脈沖的計數(shù)等等。計數(shù)器可以用來顯示產(chǎn)品的工作狀態(tài)，一般來說主要是用來表示產(chǎn)品已經(jīng)完成了多少份的折頁配頁工作。它主要的指標在于計數(shù)器的位數(shù)，常見的有3位和4位的。第4章 程序設(shè)計 主程序使用Verilog HDL語言編程。module jishuqi(iclk,rst_n,q,overflow)。input iclk。input rst_n。output reg [3:0]q。output overflow。always @(posedge iclk or negedge rst_n)beginif(~rst_n) q = 439。h0。elsebeginif(439。h9 == q) q = 439。h0。else q = q + 439。h1。endendassign overflow = 439。h9 == q。 endmodule always語句always @(posedge iclk or negedge rst_n)always語句用來實現(xiàn)程序的循環(huán)。 ifelse語句if(439。h9 == q) q = 439。h0。else q = q + 439。h1。if—else語句用來判斷是否達到條件，達到擇執(zhí)行，否則不執(zhí)行語句第5章 波形仿真由波形仿真可知，當復位沒有按下時，計數(shù)器累計加數(shù)，復位按下是，輸出數(shù)據(jù)清零。結(jié)論在課程設(shè)計中采用 Verilog HDL 語言設(shè)計的計數(shù)器, 借助其功能強大的語言結(jié)構(gòu), 簡明的代碼描述復雜控制邏輯設(shè)計, 與工藝無關(guān)特性, 在提高工作效率的同時達到求解目的, 并可以通過 Verilog HDL 語言的綜合工具進行相應硬件電路的生成,具有傳統(tǒng)邏輯設(shè)計方法所無法比擬的優(yōu)越性。為了檢驗所設(shè)計的電路的正確性,用仿真工具進行仿真驗證, 得出了正確的實驗數(shù)據(jù)。計數(shù)器作為FPGA實際應用的一個例子，在日常生活中發(fā)揮著非常重要的作用。要實現(xiàn)意見具體的事件判斷和做出反應，實現(xiàn)自動化。參考文獻[1] 夏宇聞．Verilog數(shù)字系統(tǒng)設(shè)計教程．北京航空航天大學出版社．[2] 李景華, 杜玉遠．Verilog HDL語言及數(shù)字系統(tǒng)設(shè)計．國防工業(yè)出版社．[3] 劉睿強, 童貞理, 尹洪劍．Verilog HDL數(shù)字系統(tǒng)設(shè)計及實踐．電子工業(yè)出版社．[4] 劉振來, 張志榮, 顧建雄, 等. 異步二進制可逆計數(shù)器的設(shè)計附錄1實驗程序module jishuqi(iclk,rst_n,q,overflow)。input iclk。input rst_n。output reg [3:0]q。output overflow。always @(posedge iclk or negedge rst_n)beginif(~rst_n) q = 439。h0。elsebeginif(439。h9 == q) q = 439。h0。else q = q + 439。h1。endendassign overflow = 439。h9 == q。 endmodule 致謝在這次的課程設(shè)計中，特別要感謝我的指導教師董亮老師，以及在同學的幫助下我才能順利完成了這次eda課程設(shè)計。
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