基于fpga的計(jì)數(shù)器設(shè)計(jì)-資料下載頁(yè)
2025-06-22 13:44本頁(yè)面
【正文】 、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機(jī)制造過(guò)程中，從設(shè)計(jì)、性能測(cè)試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。本文所指的EDA技術(shù)，主要針對(duì)電子電路設(shè)計(jì)、PCB設(shè)計(jì)和IC設(shè)計(jì)。EDA設(shè)計(jì)可分為系統(tǒng)級(jí)、電路級(jí)和物理實(shí)現(xiàn)級(jí)。第3章 設(shè)計(jì)思路模塊是Verilog 的基本描述單位，用于描述某個(gè)設(shè)計(jì)的功能或結(jié)構(gòu)及其與其他模塊通信的外部端口。一個(gè)設(shè)計(jì)的結(jié)構(gòu)可使用開(kāi)關(guān)級(jí)原語(yǔ)、門級(jí)原語(yǔ)和用戶定義的原語(yǔ)方式描述。 設(shè)計(jì)的數(shù)據(jù)流行為使用連續(xù)賦值語(yǔ)句進(jìn)行描述。 時(shí)序行為使用過(guò)程結(jié)構(gòu)描述。一個(gè)模塊可以在另一個(gè)模塊中調(diào)用。圖31 總設(shè)計(jì)圖 輸入模塊輸入端由輸入時(shí)鐘信號(hào)和清零控制輸入構(gòu)成，用來(lái)接收輸入信號(hào)，實(shí)現(xiàn)對(duì)信號(hào)的控制計(jì)數(shù)。圖32 輸入 寄存器模塊圖32 輸出寄存器寄存器是中央處理器內(nèi)的組成部分。寄存器是有限存貯容量的高速存貯部件，它們可用來(lái)暫存指令、數(shù)據(jù)和地址。在中央處理器的控制部件中，包含的寄存器有指令寄存器(IR)和程序計(jì)數(shù)器(PC)。在中央處理器的算術(shù)及邏輯部件中，包含的寄存器有累加器(ACC)。 輸出模塊圖36 輸出輸出端用來(lái)輸出計(jì)數(shù)后的結(jié)果 計(jì)數(shù)模塊圖37 計(jì)數(shù)器計(jì)數(shù)是一種最簡(jiǎn)單基本的運(yùn)算，計(jì)數(shù)器就是實(shí)現(xiàn)這種運(yùn)算的邏輯電路，計(jì)數(shù)器在數(shù)字系統(tǒng)中主要是對(duì)脈沖的個(gè)數(shù)進(jìn)行計(jì)數(shù)，以實(shí)現(xiàn)測(cè)量、計(jì)數(shù)和控制的功能，同時(shí)兼有分頻功能，計(jì)數(shù)器是由基本的計(jì)數(shù)單元和一些控制門所組成，計(jì)數(shù)單元?jiǎng)t由一系列具有存儲(chǔ)信息功能的各類觸發(fā)器構(gòu)成，這些觸發(fā)器有RS觸發(fā)器、T觸發(fā)器、D觸發(fā)器及JK觸發(fā)器等。計(jì)數(shù)器在數(shù)字系統(tǒng)中應(yīng)用廣泛，如在電子計(jì)算機(jī)的控制器中對(duì)指令地址進(jìn)行計(jì)數(shù)，以便順序取出下一條指令，在運(yùn)算器中作乘法、除法運(yùn)算時(shí)記下加法、減法次數(shù)，又如在數(shù)字儀器中對(duì)脈沖的計(jì)數(shù)等等。計(jì)數(shù)器可以用來(lái)顯示產(chǎn)品的工作狀態(tài)，一般來(lái)說(shuō)主要是用來(lái)表示產(chǎn)品已經(jīng)完成了多少份的折頁(yè)配頁(yè)工作。它主要的指標(biāo)在于計(jì)數(shù)器的位數(shù)，常見(jiàn)的有3位和4位的。第4章 程序設(shè)計(jì) 主程序使用Verilog HDL語(yǔ)言編程。module jishuqi(iclk,rst_n,q,overflow)。input iclk。input rst_n。output reg [3:0]q。output overflow。always @(posedge iclk or negedge rst_n)beginif(~rst_n) q = 439。h0。elsebeginif(439。h9 == q) q = 439。h0。else q = q + 439。h1。endendassign overflow = 439。h9 == q。 endmodule always語(yǔ)句always @(posedge iclk or negedge rst_n)always語(yǔ)句用來(lái)實(shí)現(xiàn)程序的循環(huán)。 ifelse語(yǔ)句if(439。h9 == q) q = 439。h0。else q = q + 439。h1。if—else語(yǔ)句用來(lái)判斷是否達(dá)到條件，達(dá)到擇執(zhí)行，否則不執(zhí)行語(yǔ)句第5章 波形仿真由波形仿真可知，當(dāng)復(fù)位沒(méi)有按下時(shí)，計(jì)數(shù)器累計(jì)加數(shù)，復(fù)位按下是，輸出數(shù)據(jù)清零。結(jié)論在課程設(shè)計(jì)中采用 Verilog HDL 語(yǔ)言設(shè)計(jì)的計(jì)數(shù)器, 借助其功能強(qiáng)大的語(yǔ)言結(jié)構(gòu), 簡(jiǎn)明的代碼描述復(fù)雜控制邏輯設(shè)計(jì), 與工藝無(wú)關(guān)特性, 在提高工作效率的同時(shí)達(dá)到求解目的, 并可以通過(guò) Verilog HDL 語(yǔ)言的綜合工具進(jìn)行相應(yīng)硬件電路的生成,具有傳統(tǒng)邏輯設(shè)計(jì)方法所無(wú)法比擬的優(yōu)越性。為了檢驗(yàn)所設(shè)計(jì)的電路的正確性,用仿真工具進(jìn)行仿真驗(yàn)證, 得出了正確的實(shí)驗(yàn)數(shù)據(jù)。計(jì)數(shù)器作為FPGA實(shí)際應(yīng)用的一個(gè)例子，在日常生活中發(fā)揮著非常重要的作用。要實(shí)現(xiàn)意見(jiàn)具體的事件判斷和做出反應(yīng)，實(shí)現(xiàn)自動(dòng)化。參考文獻(xiàn)[1] 夏宇聞．Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程．北京航空航天大學(xué)出版社．[2] 李景華, 杜玉遠(yuǎn)．Verilog HDL語(yǔ)言及數(shù)字系統(tǒng)設(shè)計(jì)．國(guó)防工業(yè)出版社．[3] 劉睿強(qiáng), 童貞理, 尹洪劍．Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)及實(shí)踐．電子工業(yè)出版社．[4] 劉振來(lái), 張志榮, 顧建雄, 等. 異步二進(jìn)制可逆計(jì)數(shù)器的設(shè)計(jì)附錄1實(shí)驗(yàn)程序module jishuqi(iclk,rst_n,q,overflow)。input iclk。input rst_n。output reg [3:0]q。output overflow。always @(posedge iclk or negedge rst_n)beginif(~rst_n) q = 439。h0。elsebeginif(439。h9 == q) q = 439。h0。else q = q + 439。h1。endendassign overflow = 439。h9 == q。 endmodule 致謝在這次的課程設(shè)計(jì)中，特別要感謝我的指導(dǎo)教師董亮老師，以及在同學(xué)的幫助下我才能順利完成了這次eda課程設(shè)計(jì)。
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