eda基于vhdl的24進(jìn)制計(jì)數(shù)器課程設(shè)計(jì)-資料下載頁
2025-06-06 14:24本頁面
【正文】 五 、主要儀器設(shè)備 、軟件 及耗材 安裝有 QuartusII 的電腦一臺。 六 、 實(shí)訓(xùn) 步驟 24 進(jìn)制計(jì)數(shù)器的電路原理圖在QuartusII 平臺上按照原理圖仿真的方法畫出原理圖，進(jìn)行編譯仿真，觀看仿真結(jié)果。 ，看輸出波形是否與我們設(shè)計(jì) 要求相符合。 。 了，保存工程文件。 需要。 七 、 調(diào) 試過程 及處理結(jié)果 調(diào)試過程中，發(fā)現(xiàn)采用原理圖法輸出結(jié)果并不是 24 進(jìn)制的計(jì)數(shù)器輸出的波形，經(jīng)過檢查是由于芯片引腳接反了，改正引腳揭發(fā)后輸出結(jié)果完全正確。輸出波形為 24 進(jìn)制波形圖。 八 、思考討論題或體會或?qū)Ω倪M(jìn)實(shí)驗(yàn)的建議 實(shí)驗(yàn)過程中通過采用原理圖法以及 vhdl 語言編輯代碼兩種方法實(shí)現(xiàn)一個 24 進(jìn)制計(jì)數(shù)器，觀察輸出波形，得到正確的輸出結(jié)果，以及在實(shí)驗(yàn)過程中遇到問題 自己的調(diào)試過程，使得我們更加熟練的掌握了QuartusII 軟件的正確使用方法以及操作技巧，也練習(xí)了采用 vhdl 語言例化語句定義硬件的頂層結(jié)構(gòu)，熟悉了 EDA 編程的相關(guān)簡單技巧，有助于我們以后更加深入的學(xué)習(xí) EDA 編程。 九 、參考資料 《 CPLD/FPGA 與 ASIC 設(shè)計(jì)實(shí)踐教程》（第二版）
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