eda交通燈課程設(shè)計(jì)--十字路口交通燈控制器設(shè)計(jì)-資料下載頁(yè)
2025-06-06 14:24本頁(yè)面
【正文】 deng； architecture rtl of jiaotongdeng is 結(jié)構(gòu)體部分； ponent fenpin is 調(diào)用 fenpin 模塊聲明； port ( clk1k : in std_logic。 clk : out std_logic )。 end ponent。 ponent jishi is 調(diào)用 jishi 模塊聲明； port ( clk, clr : in std_logic。 s : in std_logic_vector(2 downto 0)。 at,bt :out std_logic_vector(7 downto 0) )。 end ponent。 ponent kongzhi is 調(diào)用 kongzhi 模塊聲明； port ( clk,clr : in std_logic。 at,bt : in std_logic_vector(7 downto 0)。 s : out std_logic_vector(2 downto 0) )。 end ponent。 ponent xianshi is – 調(diào)用 xianshi 模塊聲明； port ( clk1k,clk, clr : in std_logic。 at,bt : in std_logic_vector(7 downto 0)。 led : out std_logic_vector(6 downto 0)。 17 sel : out std_logic_vector(3 downto 0) )。 end ponent。 ponent yima is 調(diào)用 yima 模塊聲明； port ( clr,clk : in std_logic。 at,bt : in std_logic_vector(7 downto 0)。 s : in std_logic_vector(2 downto 0)。 abl : out std_logic_vector(7 downto 0) )。 end ponent。 signal s1,s2,s3 ,s14,s15,s16: std_logic 。定義中間信號(hào)； signal s8,s7 :std_logic_vector(2 downto 0)。 signal s5,s6,s9,s10,s11 :std_logic_vector(7 downto 0)。 signal s12 :std_logic_vector(6 downto 0)。 signal s13 :std_logic_vector(3 downto 0)。 begin u1: fenpin port map(clk1k=s1,clk=s2)。元件端口映射； u2: kongzhi port map(clk=s2,clr=s3,at=s9,bt=s10,s=s7)。 u3: jishi port map(clk=s2,clr=s3,s=s7,at=s9,bt=s10)。 u4: yima port map(clr= s3,s=s7,abl=s11,at=s9,bt=s10,clk=s2)。 u5: xianshi port map (clk=s2,clk1k=s1,clr=s3,at=s9,bt=s10,led=s12,sel=s13)。 s1=clk1k。 s3=clr。 shuma=s12。 sel=s13。 led1=s11。 end rtl。 附錄二 ： /*************************測(cè)試平臺(tái)程序 **********************/ library ieee。 use 。 entity test is end test。 architecture behaviour of test is signal sig_clk1k : std_logic := 39。039。 signal sig_clr : std_logic := 39。139。 signal sig_shuma : std_logic_vector(6 downto 0)。 signal sig_sel :std_logic_vector(3 downto 0)。 signal sig_led1 :std_logic_vector(7 downto 0)。 constant period : time := ms。 constant period1 : time := ms。 18 ponent jiaotongdeng is 調(diào)用 jiaotongdeng 模塊； port ( clk1k, clr : in std_logic。 shuma : out std_logic_vector(6 downto 0)。 sel : out std_logic_vector(3 downto 0)。 led1 :out std_logic_vector(7 downto 0) )。 end ponent。 begin instance u_jiaotongdeng : jiaotongdeng port map ( 端口映射； clk1k = sig_clk1k, clr = sig_clr, led1 =sig_led1, shuma = sig_shuma, sel =sig_sel )。 process begin sig_clk1k =39。039。wait for period。 sig_clk1k =39。139。 wait for period。 end process。 sig_clr = 39。139。, 39。039。 after 3 sec, 39。139。 after 10 sec,39。039。 after 11 sec。 end behaviour。 19 附錄三 ： /*************************試驗(yàn)箱仿真結(jié)果 **********************/ 注釋說(shuō)明 ：右下角四個(gè)數(shù)碼管左邊兩位顯示的時(shí)間是 A 方向剩余時(shí)間，右邊兩位數(shù)碼管顯示的時(shí)間是 B 方向剩余時(shí)間，右上角第一行的四個(gè) LED燈從左至右依次表示的左轉(zhuǎn)綠燈、黃燈、直行綠燈、直行紅燈。第二行的四個(gè) LED 燈是 B方向的各狀態(tài)燈，表示順序與 A方向一致。 時(shí)間顯示部分 每個(gè)狀態(tài)顯示部分
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