eda交通燈課程設(shè)計(jì)--十字路口交通燈控制器設(shè)計(jì)(編輯修改稿)
2025-07-12 14:24 本頁面
【文章內(nèi)容簡介】 s :in std_logic_vector(2 downto 0)。 at,bt :out std_logic_vector(7 downto 0) )。 end jishi。 architecture rtl of jishi is 結(jié)構(gòu)體 signal ati,bti :std_logic_vector(7 downto 0)。中間信號(hào) signal art,agt,alt,abyt:std_logic_vector(7 downto 0)。 signal brt,bgt,blt:std_logic_vector(7 downto 0)。 begin main logic 每個(gè)狀態(tài)的總時(shí)間分別賦給相應(yīng)的信號(hào) 。 art=x33。 A方向直行紅燈總時(shí)間為 33s； agt=x20。 A方向直行綠燈總時(shí)間為 20s； alt=x10。 A方向左拐綠燈總時(shí)間為 4s； abyt=x04。 黃燈總時(shí)間為 4s； brt=x38。 B方向直行紅燈總時(shí)間為 38s； bgt=x15。 B方向直行綠燈總時(shí)間為 15s； blt=x04。 B方向左拐綠燈總時(shí)間為 4s； process (clk,clr,s) begin if clr=39。139。 then ati=x33。bti=x24。 系統(tǒng)復(fù)位后 A方向直行綠燈剩余時(shí)間為 33s， B方向直行紅燈剩余時(shí)間為 24s； elsif (clk39。event and clk =39。139。) then if(ati=x01) or (bti=x01) then case s is 在每個(gè)狀態(tài)，賦給相應(yīng)初始時(shí)間； when 000=ati=alt。bti=brt。 when 001=ati=abyt。 when 010=ati=agt。 when 011=ati=abyt。 when 100=ati=art。bti=blt。 when 101=bti=abyt。 when 110=bti=bgt。 when 111=bti=abyt。 when others=ati=ati。bti=bti。 end case。 end if。 if ati/=x01 then 當(dāng)前時(shí)間大于 1s 時(shí)，則相應(yīng)位進(jìn)行減一； if ati(3 downto 0)=0000 then ati(3 downto 0)=1001。因?yàn)榭倳r(shí)間使用的是十六進(jìn)制 ati(7 downto 4)=ati(7 downto 4)1。 else ati(3 downto 0)=ati(3 downto 0)1。 ati(7 downto 4)=ati(7 downto 4)。 end if。 12 end if。 if bti/=x01 then 當(dāng)前時(shí)間大于 1s 時(shí)，則相應(yīng)位進(jìn)行減一； if bti(3 downto 0)=0000 then bti(3 downto 0)=1001。 bti(7 downto 4)=bti(7 downto 4)1。 else bti(3 downto 0)=bti(3 downto 0)1。 bti(7 downto 4)=bti(7 downto 4)。 end if。 end if。 end if。 end process。 at= ati。 最后給輸出信號(hào)賦值； bt=bti。 end rtl。 模塊三 ： /*************************顯示部分 **********************/ /***********顯示倒計(jì)時(shí)時(shí)間和系統(tǒng)工作狀態(tài) ***********/ library ieee。 use 。 use 。 entity xianshi is 實(shí)體部分； port ( clk1k,clr ,clk : in std_logic。 at,bt:in std_logic_vector(7 downto 0)。 led : out std_logic_vector(6 downto 0)。 sel: out std_logic_vector(3 downto 0) )。 end xianshi。 architecture rtl of xianshi is 結(jié)構(gòu)體部分； signal ou : std_logic_vector(3 downto 0) 。 signal dis,ds : std_logic_vector(7 downto 0)。 signal sl : std_logic_vector(2 downto 0):=000。 signal sq : std_logic_vector(3 downto 0):=0000。 begin main logic sl1:process (clk1k,clr) begin if clr=39。139。 then sl=000。 elsif (clk1k39。event and clk1k =39。139。)then if sl=011 then sl =000。 else sl =sl+1。 end if。 end if。 13 end process。 sq1: process(sl) 產(chǎn)生位選信號(hào) begin case sl is when 000=sq=0001。 when 001=sq=0010。 when 010=sq=0100。 when 011=sq=1000。 when others=null。 end case。 end process。 ou1:process(sl) 顯示時(shí)間與位選信號(hào)一一對應(yīng)； begin case sl is when 000=ou=bt(3 downto 0)。 when 001=ou=bt(7 downto 4)。 when 010=ou=at(3 downto 0)。 when 011=ou=at(7 downto 4)。
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