【正文】 se。 when x9=ds=x6F。 when x7=ds=x07。 when x5=ds=x6d。 when x3=ds=x4f。 when x1=ds=x06。 end process。 when others =ou=x0。 when 010=ou=at(3 downto 0)。 ou1:process(sl) 顯示時間與位選信號一一對應； begin case sl is when 000=ou=bt(3 downto 0)。 end case。 when 011=sq=1000。 when 001=sq=0010。 13 end process。 end if。)then if sl=011 then sl =000。event and clk1k =39。 then sl=000。 begin main logic sl1:process (clk1k,clr) begin if clr=39。 signal sl : std_logic_vector(2 downto 0):=000。 architecture rtl of xianshi is 結構體部分； signal ou : std_logic_vector(3 downto 0) 。 sel: out std_logic_vector(3 downto 0) )。 at,bt:in std_logic_vector(7 downto 0)。 use 。 模塊三 ： /*************************顯示部分 **********************/ /***********顯示倒計時時間和系統(tǒng)工作狀態(tài) ***********/ library ieee。 最后給輸出信號賦值； bt=bti。 end process。 end if。 bti(7 downto 4)=bti(7 downto 4)。 bti(7 downto 4)=bti(7 downto 4)1。 12 end if。 ati(7 downto 4)=ati(7 downto 4)。因為總時間使用的是十六進制 ati(7 downto 4)=ati(7 downto 4)1。 end if。bti=bti。 when 111=bti=abyt。 when 101=bti=abyt。 when 100=ati=art。 when 010=ati=agt。bti=brt。139。 系統(tǒng)復位后 A方向直行綠燈剩余時間為 33s， B方向直行紅燈剩余時間為 24s； elsif (clk39。 then ati=x33。 B方向左拐綠燈總時間為 4s； process (clk,clr,s) begin if clr=39。 B方向直行紅燈總時間為 38s； bgt=x15。 A方向左拐綠燈總時間為 4s； abyt=x04。 A方向直行紅燈總時間為 33s； agt=x20。 begin main logic 每個狀態(tài)的總時間分別賦給相應的信號 。中間信號 signal art,agt,alt,abyt:std_logic_vector(7 downto 0)。 end jishi。 s :in std_logic_vector(2 downto 0)。 use 。 模塊二 ： /*************************計時部分 **********************/ /***********為 A， B方向設置初值 ***********/ library ieee。 s = q。 end if。 else q=q。139。 系統(tǒng)復位后，系統(tǒng)的狀態(tài)是 A 干道綠燈； B 干道紅燈； elsif (clk39。139。 architecture rtl of kongzhi is 結構體部分； signal q :std_logic_vector(2 downto 0)。 s : out std_logic_vector(2 downto 0) )。 entity kongzhi is 實體部分； port ( clk,clr : in std_logic。 use 。 9 參考文獻 ［ 1］鄒彥編 .EDA 技術與數字系統(tǒng)設計 .北京 :電子工業(yè)出版社 .2021. ［ 2］潘松，黃繼業(yè)編 .EDA 技術與 VHDL（第二版） .北京 :清華大學出版社 .2021. ［ 3］王鎖萍編 .電子設計自動 化教程 .成都 :電子科技大學出版社 .2021. ［ 4］徐志軍 ,徐光輝編 .CPLD/FPGA 的開發(fā)與應用 .北京 :電子工業(yè)出版社 .2021 . ［ 5］楊旭，劉盾等編 .EDA 技術基礎與實驗教程 .北京 :清華大學出版社 .2021. 10 七、 附錄 附錄一 ： 本系統(tǒng)采用用硬件描述語言 VHDL 描述。 總之經過查閱各種資料，成功的把程序調試了出來。 ③ 在整個程序中有時 在使用 IF 語句時，會因為考慮不完整造成實驗結果出錯。雖然這種方案在 8 modelsim 中仿真成功，但是在 quartus 進行綜合出現錯誤，該綜合軟件綜合不出此寄存器。具體表現在 yima 模塊中。解決措施就是通過逐個查看內部信號，由于敏感列表不全，致使有些時刻，最后賦值 的進程語句沒有啟動，從而造成輸出結果不全。 選用模式 ，分配引 腳，并編譯后，把生成 *.sof 文件下載到基于 Cyclone型 GW48系列 FPGA實驗箱開發(fā)板上，成功查看結果，CLK 時鐘頻率用 1Hz，可通過實驗箱上“鍵 7”控制 Reset 全局復位。 設置 JTAG 鏈。將 ByteBlaster 電纜的一端與微機的并行口相連，另一端 10 針插頭與裝有目標器件的 PCB 板上的插座相連。選擇菜單“ Tool“項的” programmer“ ,便可打開下載窗口。 4 、各模塊 rtl電路及功能仿真和時序仿真 各模塊分別建立工程文件，并進行功能仿真、時序仿真，前六個模塊成功編譯，得到正確仿真結果后，建立頂層模塊。 前