【正文】 基于 FPGA的計數(shù)器程序設(shè)計 17 參考文獻(xiàn) [1]褚振勇 . FPGA設(shè)計及應(yīng)用（第三版） [M].西安電子科技大學(xué)出版社 .2020,4 [2]陳懷琛 .MATLAB及在電子信息課程中的應(yīng)用 [M].北京：電子工業(yè)出版社 .2020,1 [3]王新安 .FPGA/CPLD最新實用技術(shù)指南（第一版） [M]，北京：清華大學(xué)出版社， 2020 [4]林明權(quán) .VHDL數(shù)字控制系統(tǒng)設(shè)計范例 (第一版 )[M]北京：電子工業(yè)出版社， 2020年 [5]黃繼業(yè) .EDA技術(shù)實用教程 (第二版 )[M]，北京：科學(xué)出版社， 2020年 [6]楊恒新 .自頂向下法設(shè)計交通燈控制系統(tǒng) [J],電氣電子教學(xué)學(xué)報， 2020年第四期 [7]曾素瓊 .EDA技術(shù)在數(shù)字電路中的探討 [J]，實驗科學(xué)與技術(shù)， 2020年第一期 [8]陳賾 .PLD/FPGA與 ASIC設(shè)計實踐教程 [M]． 北京： 科學(xué)出版社 ， 2020 [9]王金明．?dāng)?shù)字系統(tǒng)設(shè)計與 Verilog HDL [M]． 北京： 電子工業(yè)出版社， 2020 基于 FPGA的計數(shù)器程序設(shè)計 18 附 錄 。這次課程設(shè)計，很重要的一部分就是 quartus2 的運用， 為此學(xué)習(xí)了程序的基本操作，對于一般的設(shè)計、編譯、仿真能夠熟練掌握。 作為一個電子信息類專業(yè)的學(xué)生， FPGA 是我們重要的 課 程 ，是我們將來從事電子設(shè)計的有力工具。 end。 u7: led_controller port map(d=h(15 downto 12),a=leds(27 downto 21))。 u5: led_controller port map(d=h(7 downto 4),a=leds(13 downto 7))。 u3: reg16b port map(load=clk2,din=b(15 downto 0),dout=h(15 downto 0))。 begin u1: DVF port map(clk=clk1,DD=din,fout=y)。 signal b,h:std_logic_vector(15 downto 0)。 end ponent。 ponent led_controller port(d:in std_logic_vector(3 downto 0)。 dout: out std_logic_vector(15 downto 0))。 ponent reg16b port(load: in std_logic。 d:out std_logic_vector(15 downto 0))。 fout: out std_logic。 architecture one of cntt is 基于 FPGA的計數(shù)器程序設(shè)計 14 ponent DVF port ( clk:in std_logic。 din: in std_logic_vector(7 downto 0)。 clk1,clk2:in std_logic。 use 。 use 。 頂層設(shè)計源文件及其仿真波形 library ieee。第四 ， 芯片選擇更加靈活。 第三 ,設(shè)計規(guī)模大大提高。目前的電子產(chǎn)品正向模塊化發(fā)展 ， 所謂模塊化就是對以往設(shè)計成果進(jìn)行修改 ,組合和再利用 ,產(chǎn)生全新的或派生設(shè)計 ,而自頂向下設(shè)計方法的功能描述可與芯片結(jié)構(gòu)無關(guān)。首先 ,由于功能描述可完全獨立于芯片結(jié)構(gòu) ,在設(shè)計的最初階段 ,設(shè)計師可不受芯片結(jié)構(gòu)的約束 ,集中精力進(jìn)行產(chǎn)品設(shè)計 ,避免了傳統(tǒng)設(shè)計方法所帶來的重新再設(shè)計風(fēng)險 ,大大縮短了設(shè)計周期。布局布線結(jié)果還可反標(biāo)回同一仿真器 ,進(jìn)行包括功能和時序的后驗證 ,以保證布局布線所帶來的門延時和線延時不會影響設(shè)計的性能。 end。 end case。when 1111= a= 1110001。when 1101= a= 1011110。when 1011= a= 1111100。when 1001= a= 1101111。when 0111= a= 0000111。when 0101= a= 1101101。when 0011= a= 1001111。when 0001= a= 0000110。 end led_controller。 entity led_controller is port(d:in std_logic_vector(3 downto 0)。 基于 FPGA的計數(shù)器程序設(shè)計 12 use ?？梢娛褂枚鄠€ LED數(shù)碼管可以大大擴展顯示的信息量。以 4 個 LED數(shù)碼管并列使用的情況為例。如：顯示一個 “2”字，那么應(yīng)當(dāng)是 a 亮 b 亮 g亮 e 亮 d 亮 f不亮 c 不亮。這些段分別由字母 a,b,c,d,e,f,g來表示。因此，這種數(shù)碼管有時也被稱為 8 段 LED數(shù)碼管顯示器。 7 段共陽極 LED數(shù)碼管是由 7 個條形發(fā)光二極管和一個小數(shù)點位構(gòu)成，其引腳配置，如圖所示，其內(nèi)部結(jié)構(gòu)，如圖所示。在電器特別是家電領(lǐng)域應(yīng)用極為廣泛，如顯示屏、空調(diào)、熱水器、冰箱等等。 數(shù)碼管 數(shù)碼管的一種是半導(dǎo)體發(fā)光器件，數(shù)碼管可分為七段數(shù)碼管和八段數(shù)碼管，區(qū)別在于八段數(shù)碼管比七段數(shù)碼管多一個發(fā)光二極管單元，其基本單元是發(fā)光二極管。目前，最常用的是 LED 數(shù)碼管顯示。 圖 5 鎖存器波形 顯示部分設(shè)計 七段數(shù)碼管顯示原理 對于人機交互式單片機系統(tǒng)來說，不僅需要響應(yīng)用戶輸入，同時也需要將一些測控信息輸出顯示。 基于 FPGA的計數(shù)器程序設(shè)計 10 end process。then dout=din。event and load=39。 end reg16b。 din: in std_logic_vector(15 downto 0)。 use 。 16 位鎖存器 源程序 及其仿真波形 library ieee。而處理器在處理完后可以有更多的時間來執(zhí)行其他的任務(wù)。這樣在數(shù)碼管的顯示內(nèi)容不變之前，處理器的處理時間和 IO 引腳便可以釋放。鎖存器的使用可以大大的緩解處理器在這方面的壓力。在人類能夠接受的刷新頻率之內(nèi)，大概每三十毫秒就要刷新一次。 在 LED 和數(shù)碼管顯示方面，要維持一個數(shù)據(jù)的 顯示，往往要持續(xù)的快速的刷新。 基于 FPGA的計數(shù)器程序設(shè)計 9 鎖存器設(shè)計 鎖存器及其應(yīng)用 所謂鎖存器，就是輸出端的狀態(tài)不會隨輸入端的狀態(tài)變化而變化，僅在有鎖存信號時輸入的狀態(tài)被保存到輸出，直到下一個鎖存信號到來時才改變。 u4:t10 port map(clk=e(2),rst=rst,ena=ena,cout=e(3),outy=d(15 downto 12))。 u2:t10 port map(clk=e(0),rst=rst,ena=ena,cout=e(1),outy=d(7 downto 4))。 signal e:std_logic_vector(3 downto 0)。 outy :out st