【正文】 endmodule 通信 102班，姓名 青瓜 基于 FPGA的計(jì)數(shù)器 設(shè)計(jì) 18 致謝 在這次 的 課程設(shè)計(jì)中 ， 特別 要感謝我的指導(dǎo)教師董亮老師， 以及在同學(xué)的幫助下我才能 順利完成了這次 eda 課程設(shè)計(jì)。 end end assign overflow = 439。 else q = q + 439。h9 == q) q = 439。h0。 output overflow。 input rst_n。 通信 102班，姓名 青瓜 基于 FPGA的計(jì)數(shù)器 設(shè)計(jì) 16 參考文獻(xiàn) [1] 夏宇聞． Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程 ． 北京航空航天大學(xué)出版社 ． [2] 李景華 , 杜玉遠(yuǎn) ． Verilog HDL語(yǔ)言及數(shù)字系統(tǒng)設(shè)計(jì) ． 國(guó)防工業(yè)出版社 ． [3] 劉睿強(qiáng) , 童貞理 , 尹洪劍 ． Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)及實(shí)踐 ． 電子工業(yè)出版社 ． [4] 劉振來 , 張志榮 , 顧建雄 , 等 . 異步二進(jìn)制可逆計(jì)數(shù)器的設(shè)計(jì) 通信 102班，姓名 青瓜 基于 FPGA的計(jì)數(shù)器 設(shè)計(jì) 17 附錄 1 實(shí)驗(yàn)程序 module jishuqi(iclk,rst_n,q,overflow)。 計(jì)數(shù)器作為 FPGA 實(shí)際應(yīng)用的一個(gè)例子，在日常生活中發(fā)揮著非常重要的作用。 通信 102班，姓名 青瓜 基于 FPGA的計(jì)數(shù)器 設(shè)計(jì) 15 結(jié)論 在課程設(shè)計(jì)中采用 Verilog HDL 語(yǔ)言設(shè)計(jì)的計(jì)數(shù)器 , 借助其功能強(qiáng)大的語(yǔ)言結(jié)構(gòu) , 簡(jiǎn)明的代碼描述復(fù)雜控制邏輯設(shè)計(jì) , 與工藝無關(guān)特性 , 在提高工作效率的同時(shí)達(dá)到求解目的 , 并可以通過 Verilog HDL 語(yǔ)言的綜合工具進(jìn)行相應(yīng)硬件電路的生成 ,具有傳統(tǒng)邏輯設(shè)計(jì)方法所無法比擬的優(yōu)越性。h1。h0。 ifelse 語(yǔ)句 if(439。h9 == q。h1。h0。 else begin if(439。 always (posedge iclk or negedge rst_n) begin if(~rst_n) q = 439。 output reg [3:0]q。 input iclk。 通信 102班，姓名 青瓜 基于 FPGA的計(jì)數(shù)器 設(shè)計(jì) 13 第 4 章 程序 設(shè)計(jì) 主程序 使 用 Verilog HDL 語(yǔ)言編程。計(jì)數(shù)器可以用來顯示產(chǎn)品的工作狀態(tài)，一般來說主要是用來表示產(chǎn)品已經(jīng)完成了多少份的折頁(yè)配頁(yè)工作。 輸出 模塊 圖 36 輸出 輸出端用來輸出計(jì)數(shù)后的結(jié)果 計(jì)數(shù) 模塊 圖 37 計(jì)數(shù)器 通信 102班，姓名 青瓜 基于 FPGA的計(jì)數(shù)器 設(shè)計(jì) 12 計(jì)數(shù)是一種最簡(jiǎn)單基本的運(yùn)算，計(jì)數(shù)器就是實(shí)現(xiàn)這種運(yùn)算的邏輯電路，計(jì)數(shù)器在數(shù)字系統(tǒng)中主要是對(duì)脈沖的個(gè)數(shù)進(jìn)行計(jì)數(shù)，以實(shí)現(xiàn)測(cè)量、計(jì)數(shù)和控制的功能，同時(shí)兼有分頻功能，計(jì)數(shù)器是由基本的計(jì)數(shù)單 元和一些控制門所組成，計(jì)數(shù)單元?jiǎng)t由一系列具有存儲(chǔ)信息功能的各類觸發(fā)器構(gòu)成，這些觸發(fā)器有 RS 觸發(fā)器、 T 觸發(fā)器、 D 觸發(fā)器及 JK觸發(fā)器等。在中央處理器的控制部件中，包含的寄存器有指令寄存器 (IR)和程序計(jì)數(shù)器 (PC)。 圖 32 輸入 通信 102班，姓名 青瓜 基于 FPGA的計(jì)數(shù)器 設(shè)計(jì) 11 寄存器 模塊 圖 32 輸出寄存器 寄存器是中央處理器內(nèi)的組 成部分。一個(gè)模塊可以在另一個(gè)模塊中調(diào)用。 設(shè)計(jì)的數(shù)據(jù)流行為使用連續(xù)賦值語(yǔ)句進(jìn)行描述 。 通信 102班，姓名 青瓜 基于 FPGA的計(jì)數(shù)器 設(shè)計(jì) 10 第 3 章 設(shè)計(jì) 思路 模塊是 Verilog 的基本描述單位，用于描述某個(gè)設(shè)計(jì)的功能或結(jié)構(gòu)及其與其他模塊通信的外部端口。本文所指的 EDA 技術(shù)，主要針對(duì)電子電路設(shè)計(jì)、 PCB 設(shè)計(jì)和 IC 設(shè)計(jì)。目前 EDA 技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。 應(yīng)用 現(xiàn)在對(duì) EDA 的概念或范疇用得很寬。 概念 EDA 技術(shù)的概念 通信 102班，姓名 青瓜 基于 FPGA的計(jì)數(shù)器 設(shè)計(jì) 9 EDA 技術(shù)是指以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動(dòng)設(shè)計(jì)。 EDA 技術(shù)就 是以計(jì)算機(jī)為工具，設(shè)計(jì)者在 EDA 軟件平臺(tái)上，用硬件描述語(yǔ)言 VHDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。這些器件可以通過軟件編程而對(duì)其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。 20 世紀(jì) 90 年代，國(guó)際上電子和計(jì)算機(jī)技術(shù)較為先進(jìn)的國(guó)家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。 語(yǔ)言在特定情況下是非確定性的，即在不同的模擬器上模型可以產(chǎn)生不同的結(jié)果；例如，事件隊(duì)列上的事件順序在標(biāo)準(zhǔn)中沒有定義。 提供強(qiáng)有力的文件讀寫能力。 可以顯式地對(duì)并發(fā)和定時(shí)進(jìn)行建模。 對(duì)高級(jí)編程語(yǔ)言結(jié)構(gòu)，例如條件語(yǔ)句、情況語(yǔ)句和 循環(huán)語(yǔ)句 ，語(yǔ)言中都可以使用。（按位與）和 |（按位或）。 Verilog HDL 能夠監(jiān)控模擬驗(yàn)證的執(zhí)行，即模擬驗(yàn)證執(zhí)行過程中設(shè)計(jì)的值能夠被監(jiān)控和顯示。 同一語(yǔ)言可用于生成模擬激勵(lì)和指定測(cè)試的驗(yàn)證約束條件，例如輸入值的指定。 能夠使用內(nèi)置開關(guān)級(jí)原語(yǔ)在開關(guān)級(jí)對(duì)設(shè)計(jì)完整建模。 設(shè)計(jì)能夠在多個(gè)層次上加以描述，從開關(guān)級(jí)、門級(jí)、寄存器 傳送級(jí)（ RT L）到算法級(jí)，包括進(jìn)程和隊(duì)列級(jí)。 P L I 是允許外部函數(shù)訪問 Verilog 模塊內(nèi)信息、允許設(shè)計(jì)者與模擬器交互的例程集合。 Verilog HDL 中有兩類 數(shù)據(jù)類型 ：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。這些方式包括：行為描述方式 — 使用過程化結(jié)構(gòu)建模；數(shù)據(jù)流方式 — 使用連續(xù) 賦值語(yǔ)句 方式建模；結(jié)構(gòu)化方式 — 使用門和模塊實(shí)例語(yǔ)句描述建模。 用戶定義原語(yǔ)（ UDP）創(chuàng)建的靈活性。 基本邏輯門，例如 and、 or 和 nand 等都內(nèi)置在語(yǔ)言中。 1995 年 12 月， IEEE 制定了 Verilong HDL 的標(biāo)準(zhǔn) IEEE13641995. 通信 102班，姓名 青瓜 基于 FPGA的計(jì)數(shù)器 設(shè)計(jì) 7 任何新生事物的產(chǎn)生都有它的歷史沿革，早期的硬件描述語(yǔ)言是以一種高級(jí)語(yǔ)言為基礎(chǔ)，加上一些特殊的約定而產(chǎn)生的，目的是為了實(shí)現(xiàn) RTL 級(jí)仿真，用以驗(yàn)證設(shè)計(jì)的正確性，而不必像在傳統(tǒng)的手工設(shè)計(jì)過程中那樣，必須等到完成樣機(jī)后才能進(jìn)行實(shí)測(cè)和調(diào)試。 1993 年，幾乎所有 ASIC 廠商都開始支持 Verilog HDL，并且認(rèn)為 Verilog HDLXL是最好的仿真器。 1989 年 Cadence 公司收購(gòu)了 Gateway 公司， Verilog HDL 成為 Cadence 公司的私有財(cái)產(chǎn)。 隨著 Verilog HDLXL 的成功， Verilog HDL 語(yǔ)言得到迅速發(fā)展。 19841985 年 Moorby 設(shè)計(jì)出第一個(gè)關(guān)于 Verilog HDL 的 仿真器 。 Verilog HDL 的發(fā)展歷 史 1981 年 Gateway Au