【正文】 h9 == q。h0。 always (posedge iclk or negedge rst_n) begin if(~rst_n) q = 439。 input iclk。為了檢驗所設(shè)計的電路的正確性 ,用仿真工具進行仿真驗證 , 得出了正確的實驗數(shù)據(jù)。 通信 102班，姓名 青瓜 基于 FPGA的計數(shù)器 設(shè)計 14 else q = q + 439。 endmodule always 語句 always (posedge iclk or negedge rst_n) always 語句用來實現(xiàn)程序的循環(huán)。 else q = q + 439。h0。 input rst_n。它主要的指標(biāo)在于計數(shù)器的位數(shù)，常見的有 3 位和 4 位的。在中央處理器的算術(shù)及邏輯部件中，包含的寄存器有累加器(ACC)。 圖 31 總 設(shè)計 圖 輸入 模塊 輸入端由輸入時鐘信號和清零控制輸入構(gòu)成，用來接收輸入信號，實現(xiàn)對信號的控制計數(shù)。一個設(shè)計的結(jié)構(gòu)可使用開關(guān)級原語、門級原語和用戶定義的原語方式描述 。例如在飛機制造過程中，從設(shè)計、性能測試及特性分析直到飛行模擬，都可能涉及到 EDA 技術(shù)。 利用 EDA 工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大 量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出 IC 版圖或 PCB 版圖的整個過程的計算機上自動處理完成。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法、設(shè)計過程和設(shè)計觀念，促進了 EDA技術(shù)的迅速發(fā)展。 Electronic Design Automation EDA 是電子設(shè)計自動化（ Electronic Design Automation）的縮寫，在 20 世紀 60 年代中期從計算機輔助設(shè)計（ CAD）、計算機輔助制造（ CAM）、計算機輔助測試（ CAT）和計算機輔助工程（ CAE）的概念發(fā)展而來的。 在 Verilog HDL 的混合方式建模能力，即在一個設(shè)計中每個模塊均可以在不同設(shè)計層次上建模。 在行為級描述中， Verilog HDL 不僅能夠在 RT L 級上進行設(shè)計描述，而且能夠在 體系結(jié)構(gòu) 級描述及其算 法級行為上進行設(shè)計描述。 通信 102班，姓名 青瓜 基于 FPGA的計數(shù)器 設(shè)計 8 Verilog HDL 語言的描述能力能夠通過使用編程語言接口（ P L I）機制進一步擴展。 Verilog HDL 不再是某些公司的專有語言而是 I E E E 標(biāo)準。 能夠描述層次設(shè)計，可使用模 塊實例結(jié)構(gòu)描述任何層次。 提供顯式語言結(jié)構(gòu)指定設(shè)計中的端口到端口的時延及路徑時延和設(shè)計的時序檢查。用戶定義的 原語 既可以是組合邏輯原語，也可以是時序邏輯原語。 主要 應(yīng)用 下面列出的是 Verilog 硬件描述語言的主要能力： 1990 年初 Cadence 公司把 Verilong HDL 和 Verilong HDLXL 分開，并 公開發(fā)布了 Verilog OVI（ Open Verilog HDL International）組織負責(zé) Verilog HDL的發(fā)展， OVI 由 Verilog HDL 的使用和 CAE 供應(yīng)商組成，制定標(biāo)準。 1986 年 Moorby 對 Verilog HDL 的發(fā)展又做出另一個巨大的貢獻，提出了用于快速門級仿真的 XL 算法。但Verilog HDL 較自由的語法，也容易造成初學(xué)者犯一些錯誤，這一點要注意。1985 年 Moorby 推出它的第三個商用仿真器 VerilogXL,獲得了巨大的成功，從而使得Verilog HDL 迅速得到推廣應(yīng)用。 可以顯式地對并發(fā)和定時進行建模。 Verilog HDL 的混合方式建模能 力，即在一個設(shè)計中每個模塊均可以在不同設(shè)計層次上建模。 Verilog HDL 能夠監(jiān)控模擬驗證的執(zhí)行，即模擬驗證執(zhí)行過程中設(shè)計的值能夠被監(jiān)控和顯示。PLI 是允許外部函數(shù)訪問 Verilog 模塊內(nèi)信息、允許設(shè)計者與模擬器交互的例程集合。 設(shè)計的規(guī)?？梢允侨我獾?；語言不對設(shè)計的規(guī)模（大小）施加任何限制。這些方式包括：行為描述方式 — 使用過程化結(jié)構(gòu)建模；數(shù)據(jù)流方式 — 使用連續(xù)賦值語句方式建模；結(jié)構(gòu)化方式 — 使用門和模通信 102班，姓名 青瓜 基于 FPGA的計數(shù)器 設(shè)計 5 塊實例語句描述建模。用戶定義的原 語既可以是組合邏輯原語，也可以是時序邏輯原語。但是， Verilog HDL 語言的核心子集非常易于學(xué)習(xí)和使用，這對大多數(shù)建模應(yīng)用來說已經(jīng)足夠。 Verilog HDL 語言不僅定義了語法，而且對每個語法結(jié)構(gòu)都定義了清晰的模 擬、仿真語義。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進行時序建模。前者由Gateway Design Automation 公司（該公司于 1989 年被 Cadence 公司收購）開發(fā)。 經(jīng)過改進的視頻和圖像處理 (VIP)套裝以及視頻接 口 IP—— 通過具有邊緣自適應(yīng)算法的 Scaler II MegaCore 功能以及新的 AvalonStreaming (AvalonST)視頻監(jiān)視和跟蹤系統(tǒng) IP 內(nèi)核，簡化了視頻處理應(yīng)用的開發(fā)。該平臺支持一個工作組環(huán)境下的設(shè)計要求，其中包括支持基于 Inter 的協(xié)作設(shè)計。 Altera 在 Quartus II 中包含了許多諸如SignalTap II、 Chip Editor 和 RTL Viewer 的設(shè)計輔助工具，集成了 SOPC 和 HardCopy設(shè)計流程，并且繼承了 Maxplus II 友好的圖形界面及簡便的使用方法。具有運 行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點。 通信 102班，姓名 青瓜 基于 FPGA的計數(shù)器 設(shè)計 2 第 2 章 設(shè)計 環(huán)境 Quartus II 軟件簡介 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。很顯然， 3 位數(shù)的計數(shù)器最大可以顯示到 999， 4 位數(shù)的最大可以顯示到 9999。 計數(shù)是一種最簡單基本的運算，計數(shù)器就是實現(xiàn)這種運 算的 邏輯電路 ，計數(shù)器在數(shù)字系統(tǒng)中主要是對脈沖的個數(shù)進行計數(shù)，以實現(xiàn)測量、計數(shù)和控制的功能，同時兼有分頻功能，計數(shù)器是由基本的計數(shù)單元和一些控制門所組成，計數(shù)單元則由一系列具有存儲信息功能的各類觸發(fā)器構(gòu)成，這些觸發(fā)器有 RS 觸發(fā)器、 T 觸發(fā)器、 D 觸發(fā)器及 JK觸發(fā)器等。通信 102班，姓名 青瓜 基于 FPGA的計數(shù)器 設(shè)計 III 目 錄 摘 要 .........................................................................................................................................I Abstract ..................................................................................................................................... II 第 1 章 緒論 ............................................................................................................................ 1 計數(shù)器的種類 ....................................................................................