基于fpga的1553b航空總線協(xié)議接口芯片設(shè)計-資料下載頁
2025-07-17 10:26本頁面
【導讀】在QuartusII上，采用VHDL語言進行了該接口芯片曼徹斯特編。實驗結(jié)果表明，基于FPGA的1553B總線接口芯片的各模塊設(shè)計符合要求，能對數(shù)據(jù)進行正確的曼徹斯特編碼、解碼，能對命令進行正確的分析處理等。用FPGA進行設(shè)計，可獲得自主知識產(chǎn)權(quán)且性能正確可靠的航空總線接口芯片，并具備在系統(tǒng)可編程等特點?，F(xiàn)已廣泛應(yīng)用于飛機、艦船、坦克等武器平臺上，并越來越多的。應(yīng)用于民用領(lǐng)域。實現(xiàn)體現(xiàn)了現(xiàn)代航空電子設(shè)計的新思路與方法。此項技術(shù)具有多種優(yōu)勢：如廢棄。隔時間等[6],吸引著用戶將原來的系統(tǒng)轉(zhuǎn)移到此項技術(shù)。在高要求的軍用設(shè)計中，每項設(shè)計模塊的設(shè)計空間、功耗和重量都必須減少。特別對于軍用航空方面，滿足這些要求至關(guān)重要。由于上述要求直接作用于芯片
【正文】 進行公示，以達到總線監(jiān)視器（ BM）的功能要求。其原理框圖如圖 所示。 圖 曼徹斯特編碼采集控制器原理框圖 解碼后數(shù)據(jù)輸入 解碼后同步字信息讀入 RAM 儲存 數(shù)據(jù)處理 將已解碼的數(shù)據(jù)及解碼后處理分析的相關(guān)信息位發(fā) 經(jīng)處理分析后的信息位引出引腳（ BM 觀察用） RAM 儲存 數(shù)據(jù)處理 將經(jīng)過分析和處理后的數(shù)據(jù)發(fā)送給編碼器進行編碼通訊 經(jīng)處理分析后的信息位引出引腳（ BM 觀察用） 從 cpu采集數(shù)據(jù)字 從 cpu采集控制命令位 14 4 仿真圖形及實驗結(jié)果 曼徹斯特解碼器的仿真實驗結(jié)果 同步字檢測的仿真實驗結(jié)果 同步字檢測器采用狀態(tài)機 設(shè)計。測試同步字頭“ 111000”的結(jié)果如圖 所示。 圖 同步字檢測仿真結(jié)果波形 圖中， xi 為輸入的序列，輸出 zo為‘ 1’則表示檢測到有效序列“ 111000”。從上圖可看出輸入有兩個有效序列“ 111000”的存在，輸出 zo 正確檢測到了兩次。因此可證明結(jié)果正確。 曼徹斯特解碼器的仿真 曼徹斯特解碼器的仿真實驗結(jié)果如圖 所示。 圖 曼徹斯特解碼器的仿真結(jié)果 圖中， clk 為輸入的采集時間頻率， din 為輸入的串行數(shù)據(jù)， d_out 為數(shù)據(jù)的解碼輸出。 odderr 為奇偶校驗位判別。 圖 中輸 入 的 串 行 序 列 為“ 1110001010100101011010101001010110100110”此序列包括起始的同步字頭“ 111000”與末尾的奇偶校驗位“ 10”。經(jīng)過曼徹斯特解碼器將中間的數(shù)據(jù)解碼后為“ 1110001111000110”，與圖中 d_out 輸出（逆序）相符。奇偶校驗位發(fā)送正確。 15 曼徹斯特編碼器的仿真實驗結(jié)果 同步字頭的判斷引腳接編碼控制模塊，由控制模塊對數(shù)據(jù)進行預(yù)處理，并直接向解碼器發(fā)送控制命令，以決定同步字頭。編碼后并行發(fā)送數(shù)據(jù)，利用并串轉(zhuǎn)換，得到串行數(shù)據(jù)。 圖 曼徹斯特編碼器仿真圖 clk 為時鐘脈沖， csw 由編碼控制模塊控制。為輸入的同步字頭控制信號。d_in、 d_out 分別為并行的數(shù)據(jù)輸入及編碼后的數(shù)據(jù)輸出。 Rst 為復(fù)位引腳。 en為使能引腳。上圖中， d_in 輸入的數(shù)據(jù)信號為“ 0101000111000111”（逆序），經(jīng)過編碼器后， 當為命令 同步字頭時 （ csw 為‘ 1’）的編 碼序列為“ 1110000110011001010110101001010110101001”最后兩位為奇偶檢驗位的‘ 0’的編碼“ 01”，同步字頭為“ 111000”同樣的，當為數(shù)據(jù)同步字頭時（ csw 為‘ 0’）的編碼顯示僅僅與前面的編碼序列的同步字頭不同，為“ 000111”其他均相同。由此可證明該編碼正確。 5 外圍硬件電路 圖 外圍電路 pcb 版圖 16 圖 外圍電路實際照片 圖 外圍電路實際照片 2 17 6 結(jié)論 本論文設(shè)計了一種 1553B 的總線接口芯片，并且將所設(shè)計的芯片利用 FPGA實現(xiàn)，經(jīng)過電路的仿真測試表明，設(shè)計的芯片可以很好的完成設(shè)計預(yù)期要求?？梢詫崿F(xiàn)數(shù)據(jù)的正確的接收與發(fā)送，并同時進行監(jiān)視。可以完成總線的通信。 MILSTD1553B 總線協(xié)議對時間的要求很嚴格 ，如果時間延遲或者消息處理速率較慢便很容易造成消息錯誤，所以在設(shè)計模塊時要先設(shè)定好時間管理模塊的處理速度和執(zhí)行效率，并對時間管理進行統(tǒng)一處理。設(shè)計之中應(yīng)該注意以下幾點： 。 ，因為電平觸發(fā)的鎖存器無法阻斷毛刺的傳播，而且消耗資源比較大，容易造成電路的誤操作。 ，以免寄存器得到中間狀態(tài)，輸出錯誤結(jié)果。 ，例如同步字序列檢測，此法可方便對復(fù)雜控制邏輯的設(shè)計和修改，并且節(jié)省資源 。 本論文的設(shè)計僅是通過 FPGA 實現(xiàn)了接口邏輯功能，但是在 FPGA 芯片上實現(xiàn)1553B 總線接口還需要進行相應(yīng)的修改并對模塊進行再優(yōu)化，利用更少的資源實現(xiàn)更加優(yōu)化的接口邏輯，完成更多功能的集成化。 參考文獻 [1] Department of standard aircraft internal time division mand/response multiplex data :l35 [2] 張豫榕， 1553B 總線原理及其應(yīng)用 .現(xiàn)代電子工程 .20xx(4):1 一 3 [3]* 王建偉 學位論文 基于 FPGA 的 1553B 總線接口設(shè)計 * [4]*陜西正鴻航科電子有限公司 MILSTD1553B 總線介紹入門教程素材 * [5] *航空電子系統(tǒng)設(shè)計中 FPGA 技術(shù)的應(yīng)用 20xx0318 12:00:09 作者： 來源：電子技術(shù)應(yīng)用 * [6]zhangxiangrong 1553 B bus principle and its application. Modern electronics engineering. 20xx (4) : 1 a 3 [7] WangJianWei degree thesis on FPGA 1553 B bus interface design [8] Shaanxi zhenghonghangke electronic Co., LTD milstd1553 B bus is introduced howto tutorials material
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