【正文】 out std_logic。 keydrv: inout std_logic_vector(4 downto 0)。 en1,en2,en3,en4,en5,en6,en7,en8,en9,en10,en11,en12,en13,en14,en15,en16:out std_logic。 seg2,seg3:out std_logic_vector(6 downto 0))。 end entity keyboard。 architecture one of keyboard is ponent key is port(clk:in std_logic。 keyin: in std_logic_vector(4 downto 0)。 keyvalue: out std_logic_vector(4 downto 0)。 keypressed: out std_logic。 keydrv: inout std_logic_vector(4 downto 0))。 end ponent。 ponent b is port(value:in std_logic_vector(4 downto 0)。 en1,en2,en3,en4,en5,en6,en7,en8,en9,en10,en11,en12,en13,en14,en15,en16:out std_logic)。 end ponent。 ponent seg is port(value1:in std_logic_vector(4 downto 0)。 seg2,seg3:out std_logic_vector(6 downto 0))。 end ponent。 signal keyvalue_temp :std_logic_vector(4 downto 0)。 begin key1: key port map ( clk=clk,keydrv=keydrv,keyin=keyin, keyvalue=keyvalue_temp,keypressed=keypressed)。 b1:b port map(value=keyvalue_temp,en1=en1,en2=en2,en3=en3,en4=en4,en5=en5,en6=en6,en7=en7, en8=en8,en9=en9,en10=en10,en11=en11,en12=en12,en13=en13,en14=en14,en15=en15,en16=en16)。 seg1:seg 南昌航空大學學士學位論文 24 port map(value1=keyvalue_temp, seg2=seg2, seg3=seg3)。 end。 仿真波形如下圖 ： 圖 在仿真波形中，因為沒有連接實際的外圍電路，不能產(chǎn)生鍵值編碼，故此處對外圍硬件 — 開關進行了模擬，即直接將編碼賦給矩陣開關電路。如上圖所示，輸入的編碼為 1111011110，經(jīng)該模塊后，得到 en1 為 1，其他使能端為 0。 seg2 編碼輸出為0111111， seg3 編碼輸出為 0000110，對照表 ，顯示的為“ 01”，再與表 對比，得出鍵值編碼為 1111011110。由此，矩陣開關電路設計完成并實現(xiàn)了其功能 ，其 RTL 圖圖 。 圖 RTL圖 南昌航空大學學士學位論文 25 復用 接口 模塊 設計 接口 （ interface） 是微處理器與外部設備、存儲器或者兩種設備之間或者兩種機器之間通過進行連接的邏輯電路，它是微處理器與外界設備進行信息交換的中轉(zhuǎn)站。 本文 設計的接口是基于一般設備輸出數(shù)據(jù)標準而設計完成，即四位、八位、十六位及三十二位數(shù)據(jù)接口。 以下簡稱四位接口、八位接口、十六位接口及三十二位接口。 四位 并串 轉(zhuǎn)換接口 電路設計 及仿真 本文 四位 并 串 轉(zhuǎn)換接口主要實現(xiàn)的功能為： 當此接口打開后， 被測設備中的數(shù)據(jù)從 該接口輸入，經(jīng)該模塊后，數(shù)據(jù)先輸出預先設定的四位幀同步碼高位，而后輸出被測數(shù)據(jù)，最后輸出四位幀同步碼低位。 該 接口 電路的 結(jié)構框圖如下圖 所示： 圖 四位并串轉(zhuǎn)換接口結(jié)構框圖 綜合圖 ，簡單概括本電路設計思想如下： 系統(tǒng)進入四分頻器，輸出時鐘為系統(tǒng)時鐘的四分之一， 輸出時鐘進入二進制計數(shù)器，每當?shù)竭_時鐘上升沿，計數(shù)器就加 1。而計數(shù)器的輸出作為 12 選 4寄存器的選擇信號，本文定義選擇信號 a[1..0]=“ 00”時寄存器輸出幀同步碼高四位， a[1..0]=“ 01 時輸出四位被測數(shù)據(jù)， a[1..0]=“ 10” 則輸出幀同步碼低四位。輸出的數(shù)據(jù)都進入并串轉(zhuǎn)換器，變成串行數(shù)據(jù)輸出。此處之所以要使用四分頻器就在于并串轉(zhuǎn)換器 ，本文設計的四位并串轉(zhuǎn)換器須經(jīng)過 4時鐘上升沿后才能將四位數(shù)據(jù)輸出。鑒于此，將選擇信號的變換時鐘設為系統(tǒng)時鐘的四分之一。 四位 并串轉(zhuǎn)換接口電路 頂層 源程序如下（四分頻器、二進制計數(shù)器、 12選 4 寄存器及并串轉(zhuǎn)換器源程序見附錄 B） ： library ieee。 use 。 use 。 entity c15 is port(clk,en105:in std_logic。 ah,din105,bh:in std_logic_vector(3 downto 0)。 dt15:out std_logic)。 end entity。 architecture one of c15 is 12 選 4 寄存器 四分頻器 二進制計數(shù)器 數(shù)據(jù)端口 并串轉(zhuǎn)換器 南昌航空大學學士學位論文 26 ponent mux12_4 port(ah,bh,din:in std_logic_vector(3 downto 0)。 a:in std_logic_vector(1 downto 0)。 y:out std_logic_vector(3 downto 0))。 end ponent。 ponent c105 port(clk:in std_logic。 en105:in std_logic。 din15:in std_logic_vector(3 downto 0)。 dt15: out std_logic)。 end ponent。 ponent d1 port(clk:in std_logic。 a2: out std_logic_vector(1 downto 0))。 end ponent。 signal clk_temp:std_logic。 signal y_temp:std_logic_vector(3 downto 0)。 signal a_temp:std_logic_vector(1 downto 0)。 begin u1: mux12_4 port map(ah=ah,din=din105,bh=bh,a=a_temp,y=y_temp)。 u2: d1 port map(clk=clk,a2=a_temp)。 u3: c105 port map(din15=y_temp,clk=clk,dt15=dt15,en105=en105)。 end。 電路仿真波形 如 下 圖 。 圖 四位并串轉(zhuǎn)換接口電路仿真波形 在仿真時，將幀同步碼高四位設為“ 1001“，幀同步碼低四位設為“ 0101”，設輸入數(shù)據(jù) 為 “ 1111” 。經(jīng)仿真后，得出輸出為 串行數(shù)據(jù)“ 100111110101” ，如圖 所示 ， 其 RTL圖如圖 。 南昌航空大學學士學位論文 27 圖 四位并串轉(zhuǎn)換接口電路 RTL圖 四位串并轉(zhuǎn)換接口電路設計 及仿真 四位串并轉(zhuǎn)換接口電 路 所要實現(xiàn)的功能是：將串行輸入的四位數(shù)據(jù)加上幀同步碼高四位和低四位后，將數(shù)據(jù)以十二位并行輸出。其結(jié)構框圖如下圖 ： 圖 四位串并轉(zhuǎn)換接口電路結(jié)構框圖 該電路的 工作流程為： 在時鐘上升沿，八進制計數(shù)器加 1，將所計數(shù)輸給輸出信號寄存器，輸出信號傳給 12 位并行輸出寄存器，通知其將數(shù)據(jù)輸出。 因為串行輸入串并轉(zhuǎn)換寄存器的四位數(shù)據(jù)須在 4 個時鐘上升沿之后才能并行輸出。所以 本設計的關鍵是輸出信號寄存器，其必須在輸出信號為 “ 100” 時清零，而 12 位 并行輸出寄存器應在輸出信號為 “ 011” 時將數(shù)據(jù)輸出 ，其實現(xiàn)的功能其實就是一個三位四進制計數(shù)器 。 頂層模塊源程序如下： library ieee。 use 。 use 。 entity c14 is port(din14,clk,en104:in std_logic。 ah,bh:in std_logic_vector(3 downto 0)。 dt104:out std_logic_vector(11 downto 0))。 end entity。 architecture one of c14 is ponent c104 port (clk,en104:in std_logic。 din14:in std_logic。 dt14:out std_logic_vector(3 downto 0))。end ponent。 ponent mux12_4_1 port(ah,bh,din:in 八進制計數(shù)器 輸出信號寄存器 串并轉(zhuǎn)換寄存器 12 位并行輸出寄存器 南昌航空大學學士學位論文 28 std_logic_vector(3 downto 0)。 a:in std_logic_vector(2 downto 0)。 en104:in std_logic。 y: out std_logic_vector(11 downto 0))。 end ponent。 ponent fifo3 port(dain:in std_logic_vector(2 downto 0)。 daout:out std_logic_vector(2 downto 0))。 end ponent。 ponent z3 port (clk:in std_logic。 k3:out std_logic_vector(2 downto 0))。 end ponent。 signal k1_temp:std_logic_vector(2 downto 0)。 signal daout_temp:std_logic_vector(2 downto 0)。 signal dout_temp:std_logic_vector(3 downto 0)。 begin u1:c104 port map(clk=clk,din14=din14,dt14=dout_temp,en104=en104)。 u2: mux12_4_1 port map(ah=ah,din=dout_temp,bh=bh,a=daout_temp,y=dt104,en104=en104)。 u3: z3 port map(clk=clk,k3=k1_temp)。 u4: fifo3 port map(dain=k1_temp,daout=daout_temp)。 end。 四位串并轉(zhuǎn)換接口電路 仿真波形如圖 。 圖 四位串并轉(zhuǎn)換接口電路仿真波形 南昌航空大學學士學位論文 29 本文在仿真時設定幀同步碼高四位和低四位都為 “ 1001” ，而輸入數(shù)據(jù)前四位為“ 1010” 。觀察仿真波形圖，我們可以看到在第四個時鐘上升沿時輸出數(shù)據(jù)位“ 100110101001” ，在之前輸出都為高阻態(tài)。功能得到實現(xiàn)，生成 RTL 圖如圖 ，底層模塊源程序見附錄 B。 圖 四位串并轉(zhuǎn)換接口電路 RTL圖 四位并行接口 電路設計 及仿真 在 整個復用接口的設計當中，并行接口相對來說是 比較簡單的。該接口要實現(xiàn)的功能就是將并行輸入的數(shù)據(jù)并行輸出。當然，本文也 作了一定修改，也就是讓四位并行輸入的數(shù)據(jù)以 三個四位數(shù)據(jù) 的形式輸出。而輸出的數(shù)據(jù)當中，前四位是幀同步碼高四位，中間四位為輸入數(shù)據(jù)，后四位是幀同步碼低四位。此次設計之所以各接口都加上幀同步碼就是為了讓微機系統(tǒng)能夠準確的識別輸入數(shù)據(jù)，當然也出于安全性的考慮。 電路源程序如下：