【正文】 一些復雜的功能。 Altera 的 Nios 嵌入處理器和完整的 IP 庫也可以用于 Cyclone 器件開發(fā)。設(shè)計者正在利用可編程邏輯的 靈活性、經(jīng)濟性和及時面市的優(yōu)勢。 硬件描述語言 硬件 描述 語言概述 硬件描述語言的發(fā)展至今已有幾十年的歷史 ， 并已經(jīng)成功地應(yīng)用到系統(tǒng)仿真、驗證和設(shè)計、綜合等方面。其中 VerilogHDL起源于集成電路的設(shè)計， ABEL起源于可編程邏輯器件的設(shè)計，而 VHDL則起源于 VHSIC 計劃，這是美國國防部于 1980 年制定的，目標是為下一代集成電路的設(shè)計和制造而制定的一種新的描述方法。 VHDL 是 IEEE 標準化的硬件描述語言，并且已經(jīng)成為系統(tǒng)描述的國際公認標準，得到眾多 EDA 公司的支持。 VHDL[10]有兩個標準版本 ， 最 早是在 1987 年底， IEEE 公布了 VHDL 的標準版本 IEEE1076。這兩種版本在書寫格式上有細微差別，不過絕大部分 EDA 軟件都支持這兩種版本的書寫格式。 VHDL 是一種全方位的硬件描述語言，包括從系統(tǒng)到電路的所有設(shè)計層次。行為描述以過程語句來表達，數(shù)據(jù)流描述實際上是 RTL 級語言的擴展，因此 VHDL 幾乎覆蓋了以往各種語句描述語言的功能，整個自頂向下或由底向上的電路設(shè)計過程都可以用VHDL 完成。由于它是工業(yè)標準，凡大型 CAD 軟件都推出支持 VHDL的 設(shè)計環(huán)境。 (2)復用性好。當門級或門級以上的層次通過 仿真驗證后，再用相應(yīng)的工具將設(shè)計映射成不同的工藝(如 MOS． CMOS 等 )。因此 VHDL 設(shè)計模塊便于在不同的設(shè)計場合重復使用。 VHDL 文件兼技術(shù)文檔與實體設(shè)計于一身，可讀性好，既是技術(shù)說明，又是設(shè)計實現(xiàn)，從而保證了二者的一致性。比如原始數(shù)據(jù)或源程序通過接口從輸入設(shè)備 （例如鍵盤）輸入 ； 運算結(jié)果通過接口輸出到 輸出設(shè)備（例如打印機、顯示器）；控制命令通過接口 送到被控對象（例如步進電機） ； 現(xiàn)場采集的信息通過接口 傳送進來（例如溫度值或轉(zhuǎn)數(shù)值）?？梢哉f微機接口技術(shù)是采用硬件和軟件相結(jié)合的方法 來研究微處理器如何與外部世界進行最佳耦合與匹配，以便在 CPU與外部 世界之間進行高效、可靠的信息交換技術(shù)。輸入輸出的信息多種多樣，有數(shù)字信號、模擬信號以及開關(guān)信號等；信息傳輸?shù)乃俣纫膊幌嗤謩渔I盤輸入速度為秒級 ，而磁盤輸入可達 1 兆字節(jié) /秒至數(shù)十兆字節(jié) /秒 ，不同外設(shè)處理信息的信息也相差懸殊。這就形成了外設(shè)接口電路的多樣性和復雜性。 1． 數(shù)據(jù)的寄存和緩沖功能 為了解決主機高速與外設(shè)低速的矛盾，避免因速度不一致而丟失數(shù)據(jù)，使 CPU的 工作效率得到充分發(fā)揮，接口內(nèi) 設(shè) 置數(shù)據(jù) 寄存器或者用 RAM 芯片組成數(shù)據(jù)緩沖區(qū)，使之成為數(shù)據(jù)交換的中轉(zhuǎn)站。 2． 對外設(shè)的控制和監(jiān)測能力 接口接受 CPU 送來的命令字或控制字，再有接口電路對命令代碼進行識別和分析，并分解成若干個控制命令，實施 對外部設(shè)備的控制和管理（“命令口 ” ） 。 3． 設(shè)備 選擇功 能 系統(tǒng) 中一般帶有多種外設(shè)，同一種外設(shè)可能也有多臺 ，而 CPU 在同一時刻只能與一臺外設(shè)交換信息 ， 這就要借助接口中的地址譯碼電路 對外設(shè)進行尋址。 4． 信號轉(zhuǎn)換功能 外部設(shè)備 大都是復雜的機電設(shè)備，其所需的控制信號 和所能提供的狀態(tài)信號往往同微機的總線信號不兼容，尤其是 連接不同公司生產(chǎn)的芯片時，信號轉(zhuǎn)換就不可避免。此外，為了防止干擾，常常使用光電耦合和繼電器計數(shù)等，使主機與外設(shè)在電氣上 隔離。這就要求接口有產(chǎn)生中斷請求和 DMA 請求南昌航空大學學士學位論文 9 的能力以及中斷管理和 DMA管理的能力。 并非每種接口都要求具備上述功能， 對不同配置和不同用途的微機系統(tǒng)，其接口功能不同，接口電路的復雜程度也大不相同。 CPU 與外設(shè)之間傳送的信息 一個簡單的、基本的外設(shè)接口 框圖如圖 所示。 1． 數(shù)據(jù)信息（ Data） 微機中的數(shù)據(jù)信息大致包括三種基本類型。 （ 2） 模擬量 當微機用于控制時，諸如溫度 、壓力、流量及位移等各種非電量現(xiàn)場信號。 （ 3） 開關(guān)量 這是一些只有兩個狀態(tài) 的量，如開關(guān)的合與斷以及 LED 的亮與滅等。 2． 狀態(tài)信息 表示外設(shè)當前所處的工作狀態(tài) ， 例如 READY（就緒信號）表示輸入設(shè)備已經(jīng)準備好數(shù)據(jù)， BUSY（忙信號）表示輸出設(shè)備是否能接收信息。 數(shù)據(jù)信息、狀態(tài)信息和控制信息通常都以數(shù)據(jù)形式通過 CPU 的數(shù)據(jù)總線同 CPU進行傳送，這些信息分別存放在外設(shè)接口的不同類型的寄存器中 。“接口 ” 中這些可以和 CPU進行讀或?qū)懙募拇嫫鞅环Q為“端口 ” （ Port） 。在一個外設(shè)接口中往往需要有幾個端口才能滿足和協(xié)調(diào)外設(shè)工作， CPU 通過訪問這些端口 來了解外設(shè)的狀態(tài)、控制外設(shè)的工作以及外設(shè)之間的數(shù)據(jù)傳輸。它可以在 Windows XP、 Linux 以及 UNIX上使用，除了可 以使用 Tcl腳本完成設(shè)計流程外 ，它 還 提供了 完善的的用戶界面設(shè)計形式；具有運行速度快，界面統(tǒng)一，功能集中，易學易用等特點 。一般，不同的設(shè)計項目最好放在不同的文件夾中 ， 而同一工程的所有文件都必須放在同一文件夾中。 Altera公司的 Quartus II 提供的各種原理圖庫進行設(shè)計輸入是一種最為直接的輸入方式。一般而言，如果對系統(tǒng)很了解，并且系統(tǒng)速率較高，或在大系統(tǒng)中對時間特性要求較高的部分，可以采用這種方法。 (2)創(chuàng)建工程 使用 New Project Wizard命令可以為工程指定工作目錄、分配工程名稱以及指定最高層設(shè)計實體的名稱，還可以指定要在工程中使用的 設(shè) 計文件、其他源文件、用戶庫和 EDA工具以及目標器件系列和具體器件等 。Synthesis 期間， Quartus II將按 ADD/Remove Files Project頁中顯示的順序處理文件 。在這一過程中，將設(shè)計項目適配到 FPGA/CPLD 目標器中，同時產(chǎn)生多種用途的輸出文件，如功能和時序南昌航空大學學士學位論文 12 信息文件、器件編程的目標文件等。編譯前首先選擇 Processing 菜單的 Start Compilation 命令，啟動全程編譯，這里所謂的全程編譯（ Compilation）是指以上提到的 Quartus II 對設(shè)計輸入的多項處理工作，其中包括排錯、數(shù)據(jù)網(wǎng)表文件提取、邏輯綜合、適配、裝配文件（仿 真文件和編程配置文件）生成，以及基于目標器件的工程時序分析等。對于 Processing 欄中顯示的語句格式錯誤，可雙擊錯誤信息條文，即彈出對應(yīng)的 VHDL 文件，在深色標記條處即為文件中的錯誤，再次進行編譯直至排除所有錯誤。 時 序 仿真 （ 1） 打開波形編輯器。 （ 2） 設(shè)置仿真時間區(qū)域，對于時序仿真來說，將仿真時間設(shè)置在一個合理的時間區(qū)域上十分重要。首先在 Edit 菜單中選 擇 End Time 命令，即彈出對話框。 （ 3） 將工程的端口信號節(jié)點選入波形編輯器中。在 Fliter 下拉表中選 Pins： all選項（通常已經(jīng)默認選此項），然后單擊 List 按鈕，于是在 Nodes Found 列表框中顯示設(shè)計中的工程所有端口引腳名。選擇 Files→ Save As 命令。 （ 6） 總線數(shù)據(jù)格式設(shè)置。在 Quartus II 軟件中有兩種仿真方式：功能仿真和時序仿真。選擇好后 ，單擊 Generate Functional Netlist 按鈕，再單擊“確定”按鈕，最后單擊 Start南昌航空大學學士學位論文 13 按鈕，即完成仿真方式的確定。選擇 Assignment→ Setting 命令，即彈出仿真參數(shù)設(shè)置窗口。所有設(shè)置完畢后，選擇 Processing→ Start Simulation 命令。仿真波形文件 Simulation Report 通常會自動彈出仿真結(jié)果。 為了能對工程進行硬件測試，應(yīng)將其輸入輸出信號鎖定在芯片確定的引腳上，編譯下載 后 還必須配置芯片進行編譯，完成 FPGA 的最終開發(fā)。引腳設(shè)定后，必須再編 譯一次 。其中， 矩陣開關(guān)電路 設(shè)計主要由 三部分組成：鍵盤接口電路和數(shù)字按鍵 顯示電路 及接口控制電路 。 其中， 鍵盤接口 電路包括時 鐘 產(chǎn)生電路、鍵盤掃描電路、 鍵盤 譯碼電路 ； 四位數(shù)據(jù)接口電路包括并行接口、串行接口、串并轉(zhuǎn)換接口及并串轉(zhuǎn)換接口。同樣十六位數(shù)據(jù)接口及三十二位數(shù)據(jù)接口也包括并行接口、串行接口、串并轉(zhuǎn)換接口及并串轉(zhuǎn)換接口。 本設(shè)計復用接口實現(xiàn)的主要功能為：當系統(tǒng)上電后，由 矩陣開關(guān)輸入所要選擇的接口相對應(yīng)的鍵值，按下鍵后，就會打開相應(yīng)的接口，而后被測設(shè)備中的數(shù)據(jù)就可經(jīng)接口電路傳輸?shù)轿C系統(tǒng)中 （鍵值與接口關(guān)系見附錄 C） 。 鍵盤上的每一個按鍵是一個開關(guān)電路，當 有 鍵被按下， 且獲得 相應(yīng)的掃描信號時， 接點會呈現(xiàn)邏輯 0 狀態(tài)。掃描信號由 key_drv進入鍵盤， 變化的順序依次是 11110 — 11101 — 11011 — 10111 — 01111 — 11110。 若 掃描信號為11110，代表目前正在掃描 第一行 ，如果 該行 沒有按鍵按下，則 key_in4? key_in0輸 出的值為 11111；反之， 當有鍵按下時，如 “ 1” 按鍵被按下 ，則由 key_in4? key_in0讀出的值為 11110。 表 鍵值 與數(shù)碼的關(guān)系 掃描輸入編碼 key_drv4— key_drv0 鍵盤輸出編碼 按鍵編碼 按鍵鍵值 key_in4— key_in0 11110 11110 1111011110 1 11101 1111011101 2 11011 1111011011 3 10111 1111010111 4 11101 11110 1110111110 5 11101 1110111101 6 11011 1110111011 7 10111 1110110111 8 11110 1011111110 9 南昌航空大學學士學位論文 15 10111 11101 1011111101 10 11011 1011111011 11 10111 1011110111 12 10111 11110 1011111110 13 11101 1011111101 14 11011 1011111011 15 10111 1011110111 16 01111 01111 0111101111 復位 其中沒有給出定義的鍵視為擴展鍵，當要實現(xiàn)其他功能時可對鍵盤進行擴展。 按鍵具體功能見附錄 C。時 鐘 電路的狀態(tài)是由存儲電路來記憶的，因而在時 鐘 電路中，觸發(fā)器是必不可少的。 經(jīng) Quartus II 仿真 后 的結(jié)果 及生成的 RTL 電路 如圖 、 示，源程序 如下 ： library ieee。 use 。 entity clkgen is port(clk:in std_logic。 end entity clkgen。 begin process(clk) begin if clk39。139。 else t=t+1。 end if。 process(t,clk) begin if clk39。139。139。039。 end if。 end。 鍵盤掃描電 路設(shè)計 及仿真 掃描電路是用來提供鍵盤掃描信號 (表 key_drv4 — key_drv0)的電路，掃描信號變化的順序依次為“ 11110— 1110l— 11011— 10111— 01111 — 11110”， 并依次循環(huán)掃描 。當掃描信號為 11101 時，掃描 第二行 按鍵。當掃描信號為 10111 時，掃描 第四行 按鍵。 每掃描一 行 按鍵， 都會產(chǎn)生由南昌航空大學學士學位論文 17 key_drv4 — key_drv0 和 key_in4? key_in0 組成的鍵值編碼，然后交由鍵值譯碼電路完成譯碼 。 掃描電路的源程序如下： library ieee。 use 。 entity keyscan is port(clk_scan:in std_logic。 end entity keyscan。 constant S1: std_logic_vector(4 downto 0):=11101。 constant S3: std_logic_vector(4 downto 0):=10111。 signal present_state:std_logic_vector(4 downto 0)。 begin process(clk_scan)