eda技術(shù)在航空設(shè)備綜合智能檢測儀中的應(yīng)用-在線瀏覽
2024-09-29 10:54本頁面
【正文】 好、移植性強(qiáng)的硬件描述語言的普及， FPGA 等可編程邏輯器件必將在現(xiàn)代數(shù)字應(yīng)用系統(tǒng)中得到廣泛的 應(yīng)用，發(fā)揮越來越重要的作用。例如 ,現(xiàn)有的高性能接口 IP 及高速物理 I/O 的 FPGA,可滿足 10Gb/s 以上的通信系統(tǒng)的要求 。因此本文將提出一種新的基于 FPGA 的復(fù)用接口設(shè)計方法。它是作為 專用集成電路 （ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。這些可編輯元件可以被用來實(shí)現(xiàn)一些基本的邏輯門電路（比如 AND、 OR、XOR、 NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。 系統(tǒng)設(shè)計師可以根據(jù)需要通過可編輯的連接把 FPGA 內(nèi)部的邏輯塊連接起來，就好像一個電路試驗(yàn)板被放在了一個芯片里。 FPGA 一 般來說比 ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計，而且消耗更多的電能。廠商也可能會提供便宜的但是編輯能力差的 FPGA。另外一種方法是用 CPLD（復(fù)雜可編程邏輯器件備）。 FPGA 芯片主 要由 7 部分完成，分別為：可編程輸入輸出單元 （ IOB） 、基本可編程邏輯單元 （ CLB） 、完整的時鐘管理 （ DCM） 、嵌入塊式 RAM（ BRAM） 、豐富的布線資源、內(nèi)嵌的底層功能單元和內(nèi)嵌專用硬件模塊 。需要說明的是 , 如果仿真驗(yàn)證不對或者到走某一步有錯 , 就要返回修改。修改后要重新走一遍流程。一般情況下 , 對 RTL 級的描述即要反復(fù)修改 , 經(jīng)過多次這樣的迭代才能完成最后的設(shè)計。它在 80年代的后期出現(xiàn)。 VHDL 的英文全寫是： VHSIC（ Very High Speed Integrated Circuit） Hardware Description 集成電路硬件描述語言。目前， 8 它在中國的應(yīng)用多數(shù)是用在 FPGA/CPLD/EPLD 的設(shè)計中。除了含有許多具有硬件特征的語句外， VHDL 的語言形式、描述風(fēng)格以及語法是十分類似于一般的計算機(jī)高級語言。在對一個設(shè)計實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實(shí)體。 VHDL 具有以下特點(diǎn)： 功能強(qiáng)大、設(shè)計靈活 支持廣泛，易于修改 強(qiáng)大的系統(tǒng)硬件描述能力 獨(dú)立于器件設(shè)計，與工藝無關(guān) 很強(qiáng)的移植能力 易于共享和復(fù)用 、 Quartus II 簡介 Quartus II 是 Altera公司 的綜合性 PLD開發(fā) 軟件 ，支持原理圖、 VHDL、VerilogHDL 以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整 PLD 設(shè)計流程。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。所以我們 要設(shè)計一個復(fù)用新型的接口來代替?zhèn)鹘y(tǒng)的借口，該借口具有體積小，成本小，較為可靠的復(fù)用借口。在實(shí)驗(yàn)中采用了硬件描述語言 VHDL，他可以用來進(jìn)行各種級別的邏輯設(shè)計 ,可以用來進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證、時序分析和邏輯綜合等 ,應(yīng)用十分廣泛。 10 系統(tǒng)的組成 圖 21 系統(tǒng)的結(jié)構(gòu)框圖 實(shí)驗(yàn)方案及選擇 實(shí)驗(yàn)方案的選擇 方案有兩個：一個是傳統(tǒng)的集成電路，一個是用 VDHL 描述的語言，設(shè)計一個基于 FPGA 的復(fù)用借口 傳統(tǒng)的集成電路設(shè)計出的接口體積大，成本高，可靠性比較低。 經(jīng)過認(rèn)真的比較分析，我們選擇第二個方案。我們的設(shè)計是在一塊電路板上實(shí)現(xiàn) 4位、 8位、 16 位的串行數(shù)據(jù)和并行數(shù)據(jù)之間互相的轉(zhuǎn)換。假如是串行輸入、并行輸出，則數(shù)據(jù)輸入口輸入一串串行數(shù)據(jù)，經(jīng)過電路轉(zhuǎn)換為并行輸出。例如4 位并行輸入，一位串行輸出，其實(shí)驗(yàn)原理框圖如下： 圖 411 四位并轉(zhuǎn)串實(shí)驗(yàn)框圖 在 Quartus II 軟件上把實(shí)驗(yàn)程序編寫好之后進(jìn)行調(diào)試，先編寫各個小模塊的程序，然后在 連接起來，這樣找錯誤比較方便。 use 。 entity bc4_1 is //實(shí)體 bc4_1 port(clk:in std_logic。 din4_1:in std_logic_vector(3 downto 0)。 四分頻器 數(shù)據(jù)并行輸入端口 串并轉(zhuǎn)換器 數(shù)據(jù)串行輸出端口 4位并轉(zhuǎn)串模塊 4位串 轉(zhuǎn)并 8位并轉(zhuǎn)串模塊 8位串轉(zhuǎn)并 16位串轉(zhuǎn)并 16位并轉(zhuǎn)串 并行輸 出 串行輸 出 12 end entity bc4_1。//定義信號 t signal q:std_logic_vector(3 downto 0)。event and clk =39。 then t = t+1。 end process。event and clk = 39。 then if load4_1 =39。 then q(3)=39。 else if t 00 then q(3 downto 1)=q(2 downto 0)。 end if。 end if。 end process。 end behav。結(jié)構(gòu)框圖如下： 4 位串行數(shù)據(jù)輸入 串并轉(zhuǎn)換器 4 位并行數(shù)據(jù)輸出 13 圖 421 四位串轉(zhuǎn)并實(shí)驗(yàn)框圖 部分程序代碼如下： library ieee。 use 。 din1_4:in std_logic。 end entity。 begin process(clk) begin if clk39。139。039。 else if q(4)=39。 then q= 1110amp。 else q=q(3 downto 0)amp。 end if。 end if。 proces
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