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eda技術(shù)在航空設(shè)備綜合智能檢測儀中的應(yīng)用-展示頁

2024-08-08 10:54本頁面
  

【正文】 真、適配 (布局布線 )、時(shí)序仿真 (布線后門級仿真 )、時(shí)序分析、器件編程、系統(tǒng)驗(yàn)證一系列流程的處理才能完成 FPGA 芯片的設(shè)計(jì) , 其設(shè)計(jì)流程如下圖 所示。 FPGA的結(jié)構(gòu) 目前主流的 FPGA 仍是基于查找表技術(shù)的,已經(jīng)遠(yuǎn)遠(yuǎn)超出了先前版本的基本 6 性能,并且整合了常用功能(如 RAM、時(shí)鐘管理和 DSP)的硬核( ASIC 型)模塊。因?yàn)檫@些芯片有比較差的可編輯能力,所以這些設(shè)計(jì)的開發(fā)是在普通的 FPGA 上完成的,然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于 ASIC 的芯片上。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品,可以被修改來改正程序中的錯(cuò)誤和更便宜的造價(jià)。一個(gè)出廠后的成品 FPGA 的邏輯塊和連接可以按照設(shè)計(jì)者而改變,所以 FPGA 可以完成所需要的邏輯功能。在大多數(shù)的FPGA 里面,這些可編輯的元件里也包含記憶元件例如觸發(fā)器( Flip- flop)或者其他更加完整的記憶塊。 目前以硬件描述語言( Verilog 或 VHDL)所完成的電路設(shè)計(jì),可以經(jīng)過簡 單的綜合與布局,快速的燒錄至 FPGA 上進(jìn)行測 試,是現(xiàn)代 IC 設(shè)計(jì)驗(yàn)證的技術(shù)主流。 5 FPGA 及 Quartus II簡介 什么是 FPGA FPGA( Field- Programmable Gate Array),即現(xiàn)場可編程門陣列,它是在 PAL、 GAL、 CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展 的產(chǎn)物。而且用 FPGA 解決接口不兼容器件間的通信問題。 FPGA技術(shù)的迅速發(fā)展使得接口問題有了好的解決方案。 隨著電子技術(shù)的發(fā)展 ,特別是專用集成電路 (ASIC)設(shè)計(jì)技術(shù)的日趨完善 ,數(shù)字化的電子自動(dòng)化設(shè)計(jì) (EDA)工具給電子設(shè)計(jì)帶來了巨大變革 ,尤其是硬件描述語言的出現(xiàn) ,解決了傳統(tǒng)電路原理圖設(shè)計(jì)系統(tǒng)工程的諸多不便 。對于特定的設(shè)計(jì) ,設(shè)計(jì)者面對紛繁蕪雜的接口標(biāo)準(zhǔn) ,一般根據(jù)系統(tǒng)所需的成本及功能選擇合適的標(biāo)準(zhǔn)產(chǎn)品 ,這可能導(dǎo)致接口標(biāo)準(zhǔn)沖突和引起互用性問題 。雖然已經(jīng)采取了各種軟、硬件的方法 ,不斷地改善著 CPU 與I/O 設(shè)備之間的接口性能。 關(guān)鍵詞: 綜合智能檢測儀 復(fù)用借口 集成電路 VHDL Quartus II 2 目錄 1 FPGA 及 Quartus II 的簡介 什么是 FPGA…………………………………………………………( 6) FPGA 的結(jié)構(gòu) …………………………………………………………( 6) FPGA 設(shè)計(jì)步驟 ………………………………………………………( 7) 硬件描述語言 VHDL………………………………………………… ( 8) Quartus II 簡介 …………………………………………………… (9) 2 系統(tǒng)的設(shè)計(jì)要求及組成 系統(tǒng)的設(shè)計(jì)要求 …………………………………………………… ( 10) 系統(tǒng)的組成 ………………………………………………………… ( 11) 3 實(shí)驗(yàn)方案及選擇 實(shí)驗(yàn)方案的選擇 ………………………………………………… … ( 11) 實(shí)驗(yàn)功能框圖 ……………………………………………………… ( 11) 4 功能的設(shè)計(jì) 四位并轉(zhuǎn)串 …………………………………………………………( 12) 四位串轉(zhuǎn)并 ………………………………………………………… (13) 八位并轉(zhuǎn)串 ………………………………………………………… (15) 八位串轉(zhuǎn)并 ………………………………………………………… (16) 十六位并轉(zhuǎn)串 ……………………………………………………… (18) 十六位串轉(zhuǎn)并 ………… …………………………………………… (19) 分頻器的設(shè)計(jì) ……………………………………………………… (21) 5 軟件仿真及分析 3 頂層模塊 …………………………………………………… ………( 22) 仿真波形的分析 …………………………………………………… (23) 6 硬件組裝測試 ……………………………………………………… …( 23) 7 實(shí)驗(yàn)總結(jié) ……………………………………………………………… …( 24) 8 參考文獻(xiàn) ………………………………………………………………… ( 24) 9 致謝 ………………………………………………………………………… ( 25) 4 EDA技術(shù)在航空設(shè)備綜合智能檢測儀中的應(yīng)用 引言 長期以來 ,外圍設(shè)備與主機(jī) CPU 速度之間的不匹配始終困擾著人們 ,影響了計(jì)算機(jī)系統(tǒng)更迅速的發(fā)展。我們采用先進(jìn)行 VHDL的設(shè)計(jì)輸入,然后進(jìn)行波形仿真,最后在試驗(yàn)箱上調(diào)試得到和軟件仿真一樣的結(jié)果。我們采用 FPGA在該復(fù)用借口的設(shè)計(jì)中,大大縮短了系統(tǒng)的設(shè)計(jì)周期,降低了開發(fā)成本,編程調(diào)試變的更為方便,可靠性得到很大程度上的提高。 1 EDA技術(shù)在航空設(shè)備綜合智能檢測儀中的應(yīng)用 摘要: 航空設(shè)備綜合檢測儀必須有一個(gè)和所有設(shè)備均能相互連接的復(fù)用接口,通常該借口的控制電路由傳統(tǒng)的集成電路組成,因此帶來的體積大、成本高,可靠性差的特性。 所以我們要設(shè)計(jì)一個(gè)復(fù)用新型的接口來代替?zhèn)鹘y(tǒng)的借口,該借口具有體積小,成本小,較為可靠的復(fù)用借口。 在實(shí)際編程是在 Quartus II上編寫及軟件上的調(diào)試,然后通過數(shù)據(jù)線的連接在實(shí)驗(yàn)室上的系統(tǒng)箱進(jìn)行硬件調(diào)試的。較好的實(shí)現(xiàn)了復(fù)用接口的最初的設(shè)計(jì)要求 。隨著計(jì)算機(jī)處理能力及存儲規(guī)模的迅速增長 ,這個(gè)問題表現(xiàn)得更加突出。然而 ,在許多應(yīng)用中接口問題依然是制約系統(tǒng)性能的瓶頸?;蛟S新選擇與接口兼容的標(biāo)準(zhǔn)器件 ,但又可能會造成不滿足功能需要或成本要求等。隨著 ASIC 技術(shù)、EDA 技術(shù)的不斷完善和發(fā)展以及 VHDL、 HDL 等通用性
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