eda技術(shù)在航空設(shè)備綜合智能檢測(cè)儀中的應(yīng)用-文庫(kù)吧資料
2024-08-04 10:54本頁面
【正文】 并實(shí)驗(yàn)框圖 部分程序代碼如下： library ieee。 end behave。 end process。 end if。 end if。 else if t 000 then q(7 downto 1)=q(6 downto 0)。 then q(7)=39。 then if en33 =39。event and clk = 39。 end process。 then t = t+1。event and clk =39。 signal q:std_logic_vector(7 downto 0)。 end entity c3_3。 din3:in std_logic_vector(7 downto 0)。 entity c3_3 is port(clk:in std_logic。 use 。 4位串轉(zhuǎn)并功能模擬仿真：假設(shè) 輸入為 0101： 14 圖 422 四位串轉(zhuǎn)并波形 八位并轉(zhuǎn)串 原理和上面的四位并轉(zhuǎn)串一樣，只是將四分頻器改為八分頻器即可。 end process。 else dout1_4= ZZZZ。039。 end process。 end if。din1_4。din1_4。039。 then dout1_4=ZZZZ。 then if load1_4=39。event and clk=39。 architecture one of cb1_4 is signal q:std_logic_vector(4 downto 0)。 dout1_4:out std_logic_vector(3 downto 0))。 entity cb1_4 is port (clk,load1_4:in std_logic。 use 。 在軟件上調(diào)試后得到的波形圖如下： —— 輸入為 1001 圖 412 四位并轉(zhuǎn)串波形 四位串轉(zhuǎn)并 四位串并轉(zhuǎn)換接口電路實(shí)現(xiàn)的功能為：將輸入的四位串行數(shù)據(jù)做處理后并行輸出。 dout4_1= q(3)。 end if。 end if。 else if t = 00 then q=din4_1。Z39。039。139。 process(clk) begin if clk39。 end if。139。//定義信號(hào) q begin process(clk) begin if clk39。 architecture behav of bc4_1 is signal t:std_logic_vector(1 downto 0)。 dout4_1: out std_logic)。 //時(shí)鐘使能輸入 load4_1:in std_logic。 use 。例如我們上面提到的是四位并行輸入轉(zhuǎn)為串行輸出的程序代碼如下： library ieee。反之則亦然。 四位并轉(zhuǎn)串 首先要有一個(gè)時(shí)鐘來控制電路，然后有一個(gè)數(shù)據(jù)輸入口，還有一個(gè)分頻器（這個(gè)是并行轉(zhuǎn)串行所特有的，串行轉(zhuǎn)并行則沒有）。 實(shí)驗(yàn)功能框圖 我們的最終的實(shí)驗(yàn)功能框圖如下 被測(cè)設(shè)備：輸入被檢測(cè)的數(shù)據(jù) FPGA 復(fù)用接口芯片 控制 開關(guān)：實(shí)現(xiàn)各接口的切換 LED燈發(fā)光：顯示所按鍵 液晶顯示器：顯示操作說明及測(cè)試結(jié)果 微機(jī)系統(tǒng)：處理發(fā)送過來的數(shù)據(jù) 打印機(jī)：打印測(cè)試結(jié)果 11 圖 31 實(shí)驗(yàn)功能框圖 功能的設(shè)計(jì) 我們?cè)谶@個(gè)實(shí)驗(yàn)中設(shè)計(jì)要是實(shí)現(xiàn)串行數(shù)據(jù)和 并行數(shù)據(jù)的轉(zhuǎn)換。用 FPGA 設(shè)計(jì)出的借口可以實(shí)現(xiàn)體積小，可靠性高，而且設(shè)計(jì)周期短，可以實(shí)現(xiàn)工業(yè)的自動(dòng)化生產(chǎn)，大幅度減少成本。本文使用 VDHL設(shè)計(jì)復(fù)用接口模塊 ,實(shí)現(xiàn)接口復(fù)用的通用結(jié)構(gòu)。 我們采用 FPGA 在該復(fù)用借口的設(shè)計(jì)中，大大縮短了系統(tǒng)的設(shè)計(jì)周期，降低了開發(fā)成本，編程調(diào)試變的更為方便，可靠性得到很大程度上的提高。 圖 13 Quartus II 設(shè)計(jì)流程 9 圖 14 Quartus II 圖形用戶界面的功能 系統(tǒng)的設(shè)計(jì)要求及組成 系統(tǒng)的設(shè)計(jì)要求 EDA技術(shù)在航空設(shè)備綜合智能檢測(cè)儀中的應(yīng)用， 航空設(shè)備綜合檢測(cè)儀必須有一個(gè)和所有設(shè)備均能相互連接的復(fù)用接口，通常該借口的控制電路由傳統(tǒng)的集成電路組成，因此帶來的體積大、成本高，可靠性差的特性。 Quartus II 可以 在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。 這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來 設(shè)計(jì) 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。最初是由美國(guó)國(guó)防部開發(fā)出來供美軍用來提高設(shè)計(jì)的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計(jì)語言 。 7 圖 12 FPGA 設(shè)計(jì)流程圖 、硬件描述語言 VHDL VHDL 語言是一種用于電路設(shè)計(jì)的高級(jí)語言。有時(shí)修改的地方有 RTL 級(jí)描述、系統(tǒng)方案、約束和測(cè)試激勵(lì)等。有必要檢查和原理圖或者 HDL 設(shè)計(jì)代碼的修改最多也最有效。 圖 11 FPGA 芯片內(nèi)部結(jié)構(gòu) FPGA設(shè)計(jì)步驟 FPGA 設(shè)計(jì)流程包括系統(tǒng)設(shè)計(jì)和設(shè)計(jì)實(shí)現(xiàn) , 系統(tǒng)方案完成之后即進(jìn)入設(shè)計(jì)實(shí)現(xiàn)階段的工作 , 它以系統(tǒng)方案為輸入 , 進(jìn)行 RTL 級(jí)描述、功能仿真 (RTL 級(jí)仿真 )、邏輯綜合、布線前門級(jí)仿
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