eda技術(shù)在航空設(shè)備綜合智能檢測儀中的應(yīng)用-資料下載頁
2025-07-18 10:54本頁面
【導(dǎo)讀】小，成本小，較為可靠的復(fù)用借口。我們采用FPGA在該復(fù)用借口的設(shè)計中，大大。很大程度上的提高。在實驗室上的系統(tǒng)箱進(jìn)行硬件調(diào)試的。我們采用先進(jìn)行VHDL的設(shè)計輸入，然后進(jìn)。行波形仿真，最后在試驗箱上調(diào)試得到和軟件仿真一樣的結(jié)果。成本及功能選擇合適的標(biāo)準(zhǔn)產(chǎn)品,這可能導(dǎo)致接口標(biāo)準(zhǔn)沖突和引起互用性問題;FPGA技術(shù)的迅速發(fā)展使得接口問題有了好的解決方案。系統(tǒng)的要求;而且用FPGA解決接口不兼容器件間的通信問題。一個出廠后的成品FPGA的邏。輯塊和連接可以按照設(shè)計者而改變，所以FPGA可以完成所需要的邏輯功能。FPGA一般來說比ASIC的速度要慢，無法完成復(fù)雜的設(shè)計，來改正程序中的錯誤和更便宜的造價。的FPGA上完成的，然后將設(shè)計轉(zhuǎn)移到一個類似于ASIC的芯片上。FPGA芯片主要由7部分完成，分別為：可編程輸入輸出單元、豐富的布線資源、內(nèi)嵌的底層功能單元和內(nèi)嵌專用硬件模塊。
【正文】 architecture one of cb1_16 is signal q:std_logic_vector(16 downto 0)。 begin process(clk) begin if clk39。event and clk=39。139。 then if en66=39。039。 then dt6=ZZZZZZZZZZZZZZZZ。 else if q(16)=39。039。 then q= 1111111111111110amp。din6。 else q=q(15 downto 0)amp。din6。 end if。 end if。 end if。 end process。 process(q) begin if q(16)=39。039。 then dt6=q(15 downto 0)。 else dt6= ZZZZZZZZZZZZZZZZ。 end if。 end process。 end。 20 圖 462 十六位串轉(zhuǎn) 并波形 分頻器的設(shè)計 分頻器的使用是在數(shù)據(jù)并行轉(zhuǎn)串行的時候，使用分頻器是為了讓并行的數(shù)據(jù)更好的輸入，以便計算機(jī)的識別，用 VHDL 語言編寫的分頻器程序如下 (以下的例子為四分頻器 ): library ieee。 use 。 entity mux12_4 is port(ah,bh,din:in std_logic_vector(3 downto 0)。 a:in std_logic_vector(1 downto 0)。 y: out std_logic_vector(3 downto 0))。 end mux12_4。 architecture rtl of mux12_4 is signal sel:std_logic_vector(1 downto 0)。 begin sel=a。 process(sel) begin case sel is when 00=y=ah。 when 01=y=din。 21 when 10=y=bh。 when others=y=ZZZZ。 end case。 end process。 end rtl。 軟件仿真及分析 頂層模塊 每個小模塊編寫及調(diào)試好之后就可以將他們耦合在一起進(jìn)行調(diào)試， 在頂層的原理圖編輯框中調(diào)出各個子模塊，然后將各個子模塊進(jìn)行連線，生成最終的頂層原理圖，接下來對原理圖的功能形式進(jìn)行綜合仿真。我們設(shè)計的頂層原理圖如下： 圖 51 頂層模塊原理圖 22 圖 52 波形仿真 5． 2 仿真波形的分析 分析：由上面的仿真波形可以看出。我們設(shè)計的功能主要分為兩個：一個是將并行數(shù)據(jù)輸入，然后輸出并行數(shù)據(jù)；另一 個是將串行數(shù)據(jù)輸入，然后串行輸出。由圖 482可知：輸入端有一個時鐘信號 CLK，用來控制數(shù)據(jù)的輸入。然后分別是數(shù)據(jù)的并行輸入 din4_ din8_ din16_1 及串行輸入 din1_ din1_din1_16，經(jīng)過仿真可以看到他們對應(yīng)的輸出為 dout4_ dout8_1 、 dout16_1及 dout1_ dout1_ dout1_16。比如 din4_1 同時輸入 1001，則 dout 依次， din1_4 依次輸入 0101，則 dout1_4 同時輸出 0101。實驗仿真和我們預(yù)期的結(jié)果一 樣。 硬件組裝測試 根據(jù)原理功能框圖和設(shè)計要求，我們用 16 個 LED 燈進(jìn)行輸出顯示，配合時鐘使能控制，通過 4 個開關(guān)，分別按要求選擇需要的四位、八位、十六位數(shù)據(jù)的串并轉(zhuǎn)換。由于各個小模塊原理都一樣，所以我們的硬件組裝比較簡單。 當(dāng)有一串?dāng)?shù)據(jù)輸入，通過選擇相應(yīng)的開關(guān)，通過燈的亮滅情況觀察數(shù)據(jù)輸出結(jié)果是否符合要求。 23 圖 61 硬件電路圖 實驗總結(jié) 通過本次創(chuàng)新實驗的訓(xùn)練，提高了我實際工程設(shè)計能力，對 EDA 電子技術(shù)、VHDL 硬 件描述語言、 FPGA 開發(fā)應(yīng)用及相關(guān)知識有了一定的了解和掌握。實驗過程中我認(rèn)為技術(shù)的難點和學(xué)習(xí)最費時的地方在于 VHDL語言。 我們通過 Quartus II系列的軟件的學(xué)習(xí)，初步了解和掌握 EDA 的基本內(nèi)容及實用技術(shù)，實驗中得到了柴老師的傾心指導(dǎo)，獲益頗多，相信是人生的一筆寶貴的財富。 參考文獻(xiàn) 參考文獻(xiàn) 【 1】 潘松，黃繼業(yè) EDA 技術(shù)使用教程（第三版） 科學(xué)出版社 20xx 【 2】 鄔楊波 王曙光，胡建平 有限狀態(tài)機(jī) VHDL 設(shè)計及優(yōu)化信息技術(shù) 20xx(01) 【 3】 譚會生 瞿遂春 EDA 技術(shù)綜合應(yīng)用實例與分析 20xx： 112～ 156 24 【 4】 唐瑜 符興呂，羅江 用 VHDL 語壽實現(xiàn)序列信號的產(chǎn)生和檢測 20xx(09) 【 5】 曾繁泰 陳美金 VHDL 程序設(shè)計 20xx： 56～ 120 【 6】 張先永 CPLD 在航空設(shè)備綜合智能檢測儀中的應(yīng)用 大眾科技 20xx NO5 【 7】 《現(xiàn)代電子技術(shù)》 20xx 年第一期總第 312 期 【 8】 黎美 劉篤仁 基于 USB 的接口芯片 ISP1581 的應(yīng)用與設(shè)計設(shè)計 [J]．中國集成電路， 20xx(7)： 55— 60． 【 9】 方加喜 ,徐善鋒 ,李玉山 .通用串行總線原理及其外設(shè)接口設(shè)計 [J].半導(dǎo)體技術(shù) ,20xx,27(11):3338. 【 10】 ASHENDEN P 設(shè)計指南 [M].北京：機(jī)械工業(yè)出版社， 20xx 【 11】 周立功等 .SOPC 嵌入式系統(tǒng)基礎(chǔ)教程 [M]。北京：北京航空航天大學(xué)出版社，20xx:5209 致謝
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