eda技術(shù)在航空設(shè)備綜合智能檢測儀中的應(yīng)用(文件)
【正文】 signal q:std_logic_vector(16 downto 0)。 then if en66=39。039。din6。 end process。 else dt6= ZZZZZZZZZZZZZZZZ。 20 圖 462 十六位串轉(zhuǎn) 并波形 分頻器的設(shè)計(jì) 分頻器的使用是在數(shù)據(jù)并行轉(zhuǎn)串行的時(shí)候，使用分頻器是為了讓并行的數(shù)據(jù)更好的輸入，以便計(jì)算機(jī)的識(shí)別，用 VHDL 語言編寫的分頻器程序如下 (以下的例子為四分頻器 ): library ieee。 y: out std_logic_vector(3 downto 0))。 process(sel) begin case sel is when 00=y=ah。 end case。我們設(shè)計(jì)的頂層原理圖如下： 圖 51 頂層模塊原理圖 22 圖 52 波形仿真 5． 2 仿真波形的分析 分析：由上面的仿真波形可以看出。比如 din4_1 同時(shí)輸入 1001，則 dout 依次， din1_4 依次輸入 0101，則 dout1_4 同時(shí)輸出 0101。 當(dāng)有一串?dāng)?shù)據(jù)輸入，通過選擇相應(yīng)的開關(guān)，通過燈的亮滅情況觀察數(shù)據(jù)輸出結(jié)果是否符合要求。 參考文獻(xiàn) 參考文獻(xiàn) 【 1】 潘松，黃繼業(yè) EDA 技術(shù)使用教程（第三版） 科學(xué)出版社 20xx 【 2】 鄔楊波 王曙光，胡建平 有限狀態(tài)機(jī) VHDL 設(shè)計(jì)及優(yōu)化信息技術(shù) 20xx(01) 【 3】 譚會(huì)生 瞿遂春 EDA 技術(shù)綜合應(yīng)用實(shí)例與分析 20xx： 112～ 156 24 【 4】 唐瑜 符興呂，羅江 用 VHDL 語壽實(shí)現(xiàn)序列信號(hào)的產(chǎn)生和檢測 20xx(09) 【 5】 曾繁泰 陳美金 VHDL 程序設(shè)計(jì) 20xx： 56～ 120 【 6】 張先永 CPLD 在航空設(shè)備綜合智能檢測儀中的應(yīng)用 大眾科技 20xx NO5 【 7】 《現(xiàn)代電子技術(shù)》 20xx 年第一期總第 312 期 【 8】 黎美 劉篤仁 基于 USB 的接口芯片 ISP1581 的應(yīng)用與設(shè)計(jì)設(shè)計(jì) [J]．中國集成電路， 20xx(7)： 55— 60． 【 9】 方加喜 ,徐善鋒 ,李玉山 .通用串行總線原理及其外設(shè)接口設(shè)計(jì) [J].半導(dǎo)體技術(shù) ,20xx,27(11):3338. 【 10】 ASHENDEN P 設(shè)計(jì)指南 [M].北京：機(jī)械工業(yè)出版社， 20xx 【 11】 周立功等 .SOPC 嵌入式系統(tǒng)基礎(chǔ)教程 [M]。實(shí)驗(yàn)過程中我認(rèn)為技術(shù)的難點(diǎn)和學(xué)習(xí)最費(fèi)時(shí)的地方在于 VHDL語言。 硬件組裝測試 根據(jù)原理功能框圖和設(shè)計(jì)要求，我們用 16 個(gè) LED 燈進(jìn)行輸出顯示，配合時(shí)鐘使能控制，通過 4 個(gè)開關(guān)，分別按要求選擇需要的四位、八位、十六位數(shù)據(jù)的串并轉(zhuǎn)換。由圖 482可知：輸入端有一個(gè)時(shí)鐘信號(hào) CLK，用來控制數(shù)據(jù)的輸入。 end rtl。 21 when 10=y=bh。 architecture rtl of mux12_4 is signal sel:std_logic_vector(1 downto 0)。 entity mux12_4 is port(ah,bh,din:in std_logic_vector(3 downto 0)。 end process。039。 end if。din6。 then dt6=ZZZZZZZZZZZZZZZZ。event and clk=39。 dt6:out std_logic_vector(15 downto 0))。 use 。 dt7= q(15)。 end if。Z39。139。 end if。 begin process(clk) begin if clk39。 dt7: out std_logic)。 use 。 end。 then dt2=q(7 downto 0)。 end if。 else q=q(7 downto 0)amp。 else if q(8)=39。139。 end entity。 use 。 end behave。 end if。 else if t 000 then q(7 downto 1)=q(6 downto 0)。 then if en33 =39。 end process。event and clk =39。 end entity c3_3。 entity c3_3 is port(clk:in std_logic。 4位串轉(zhuǎn)并功能模擬仿真：假設(shè) 輸入為 0101： 14 圖 422 四位串轉(zhuǎn)并波形 八位并轉(zhuǎn)串 原理和上面的四位并轉(zhuǎn)串一樣，只是將四分頻器改為八分頻器即可。 else dout1_4= ZZZZ。 end process。din1_4。039。 then if load1_4=39。 architecture one of cb1_4 is signal q:std_logic_vector(4 downto 0)。 entity cb1_4 is port (clk,load1_4:in std_logic。 在軟件上調(diào)試后得到的波形圖如下： —— 輸入為 1001 圖 412 四位并轉(zhuǎn)串波形 四位串轉(zhuǎn)并 四位串并轉(zhuǎn)換接口電路實(shí)現(xiàn)的功能為：將輸入的四位串行數(shù)據(jù)做處理后并行輸出。 end if。 else if t = 00 then q=din4_1。039。 process(clk) begin if clk39。139。 architecture behav of bc4_1 is signal t:std_logic_vector(1
研究報(bào)告相關(guān)推薦
鄂ICP備17016276號(hào)-1