eda技術(shù)在航空設(shè)備綜合智能檢測(cè)儀中的應(yīng)用-全文預(yù)覽
【正文】 downto 0)。 //時(shí)鐘使能輸入 load4_1:in std_logic。例如我們上面提到的是四位并行輸入轉(zhuǎn)為串行輸出的程序代碼如下： library ieee。 四位并轉(zhuǎn)串 首先要有一個(gè)時(shí)鐘來控制電路，然后有一個(gè)數(shù)據(jù)輸入口，還有一個(gè)分頻器（這個(gè)是并行轉(zhuǎn)串行所特有的，串行轉(zhuǎn)并行則沒有）。用 FPGA 設(shè)計(jì)出的借口可以實(shí)現(xiàn)體積小，可靠性高，而且設(shè)計(jì)周期短，可以實(shí)現(xiàn)工業(yè)的自動(dòng)化生產(chǎn)，大幅度減少成本。 我們采用 FPGA 在該復(fù)用借口的設(shè)計(jì)中，大大縮短了系統(tǒng)的設(shè)計(jì)周期，降低了開發(fā)成本，編程調(diào)試變的更為方便，可靠性得到很大程度上的提高。 Quartus II 可以 在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。 7 圖 12 FPGA 設(shè)計(jì)流程圖 、硬件描述語言 VHDL VHDL 語言是一種用于電路設(shè)計(jì)的高級(jí)語言。有必要檢查和原理圖或者 HDL 設(shè)計(jì)代碼的修改最多也最有效。 FPGA的結(jié)構(gòu) 目前主流的 FPGA 仍是基于查找表技術(shù)的，已經(jīng)遠(yuǎn)遠(yuǎn)超出了先前版本的基本 6 性能，并且整合了常用功能（如 RAM、時(shí)鐘管理和 DSP）的硬核（ ASIC 型）模塊。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來改正程序中的錯(cuò)誤和更便宜的造價(jià)。在大多數(shù)的FPGA 里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（ Flip－ flop）或者其他更加完整的記憶塊。 5 FPGA 及 Quartus II簡介 什么是 FPGA FPGA（ Field－ Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在 PAL、 GAL、 CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展 的產(chǎn)物。 FPGA技術(shù)的迅速發(fā)展使得接口問題有了好的解決方案。對(duì)于特定的設(shè)計(jì) ,設(shè)計(jì)者面對(duì)紛繁蕪雜的接口標(biāo)準(zhǔn) ,一般根據(jù)系統(tǒng)所需的成本及功能選擇合適的標(biāo)準(zhǔn)產(chǎn)品 ,這可能導(dǎo)致接口標(biāo)準(zhǔn)沖突和引起互用性問題 。 關(guān)鍵詞： 綜合智能檢測(cè)儀 復(fù)用借口 集成電路 VHDL Quartus II 2 目錄 1 FPGA 及 Quartus II 的簡介 什么是 FPGA…………………………………………………………（ 6） FPGA 的結(jié)構(gòu) …………………………………………………………（ 6） FPGA 設(shè)計(jì)步驟 ………………………………………………………（ 7） 硬件描述語言 VHDL………………………………………………… （ 8） Quartus II 簡介 …………………………………………………… (9) 2 系統(tǒng)的設(shè)計(jì)要求及組成 系統(tǒng)的設(shè)計(jì)要求 …………………………………………………… （ 10） 系統(tǒng)的組成 ………………………………………………………… （ 11） 3 實(shí)驗(yàn)方案及選擇 實(shí)驗(yàn)方案的選擇 ………………………………………………… … （ 11） 實(shí)驗(yàn)功能框圖 ……………………………………………………… （ 11） 4 功能的設(shè)計(jì) 四位并轉(zhuǎn)串 …………………………………………………………（ 12） 四位串轉(zhuǎn)并 ………………………………………………………… (13) 八位并轉(zhuǎn)串 ………………………………………………………… (15) 八位串轉(zhuǎn)并 ………………………………………………………… (16) 十六位并轉(zhuǎn)串 ……………………………………………………… (18) 十六位串轉(zhuǎn)并 ………… …………………………………………… (19) 分頻器的設(shè)計(jì) ……………………………………………………… (21) 5 軟件仿真及分析 3 頂層模塊 …………………………………………………… ………（ 22） 仿真波形的分析 …………………………………………………… (23) 6 硬件組裝測(cè)試 ……………………………………………………… …（ 23） 7 實(shí)驗(yàn)總結(jié) ……………………………………………………………… …（ 24） 8 參考文獻(xiàn) ………………………………………………………………… （ 24） 9 致謝 ………………………………………………………………………… （ 25） 4 EDA技術(shù)在航空設(shè)備綜合智能檢測(cè)儀中的應(yīng)用 引言 長期以來 ,外圍設(shè)備與主機(jī) CPU 速度之間的不匹配始終困擾著人們 ,影響了計(jì)算機(jī)系統(tǒng)更迅速的發(fā)展。我們采用 FPGA在該復(fù)用借口的設(shè)計(jì)中，大大縮短了系統(tǒng)的設(shè)計(jì)周期，降低了開發(fā)成本，編程調(diào)試變的更為方便，可靠性得到很大程度上的提高。 所以我們要設(shè)計(jì)一個(gè)復(fù)用新型的接口來代替?zhèn)鹘y(tǒng)的借口，該借口具有體積小，成本小，較為可靠的復(fù)用借口。較好的實(shí)現(xiàn)了復(fù)用接口的最初的設(shè)計(jì)要求 。然而 ,在許多應(yīng)用中接口問題依然是制約系統(tǒng)性能的瓶頸。隨著 ASIC 技術(shù)、EDA 技術(shù)的不斷完善和發(fā)展以及 VHDL、 HDL 等通用性好、移植性強(qiáng)的硬件描述語言的普及， FPGA 等可編程邏輯器件必將在現(xiàn)代數(shù)字應(yīng)用系統(tǒng)中得到廣泛的 應(yīng)用，發(fā)揮越來越重要的作用。因此本文將提出一種新的基于 FPGA 的復(fù)用接口設(shè)計(jì)方法。這些可編輯元件可以被用來實(shí)現(xiàn)一些基本的邏輯門電路（比如 AND、 OR、XOR、 NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。 FPGA 一
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