eda技術(shù)在航空設(shè)備綜合智能檢測(cè)儀中的應(yīng)用(存儲(chǔ)版)
【正文】 wnto 0))。 then dt6=ZZZZZZZZZZZZZZZZ。 end if。 end process。 architecture rtl of mux12_4 is signal sel:std_logic_vector(1 downto 0)。 end rtl。 硬件組裝測(cè)試 根據(jù)原理功能框圖和設(shè)計(jì)要求，我們用 16 個(gè) LED 燈進(jìn)行輸出顯示，配合時(shí)鐘使能控制，通過(guò) 4 個(gè)開(kāi)關(guān)，分別按要求選擇需要的四位、八位、十六位數(shù)據(jù)的串并轉(zhuǎn)換。 參考文獻(xiàn) 參考文獻(xiàn) 【 1】 潘松，黃繼業(yè) EDA 技術(shù)使用教程（第三版） 科學(xué)出版社 20xx 【 2】 鄔楊波 王曙光，胡建平 有限狀態(tài)機(jī) VHDL 設(shè)計(jì)及優(yōu)化信息技術(shù) 20xx(01) 【 3】 譚會(huì)生 瞿遂春 EDA 技術(shù)綜合應(yīng)用實(shí)例與分析 20xx： 112～ 156 24 【 4】 唐瑜 符興呂，羅江 用 VHDL 語(yǔ)壽實(shí)現(xiàn)序列信號(hào)的產(chǎn)生和檢測(cè) 20xx(09) 【 5】 曾繁泰 陳美金 VHDL 程序設(shè)計(jì) 20xx： 56～ 120 【 6】 張先永 CPLD 在航空設(shè)備綜合智能檢測(cè)儀中的應(yīng)用 大眾科技 20xx NO5 【 7】 《現(xiàn)代電子技術(shù)》 20xx 年第一期總第 312 期 【 8】 黎美 劉篤仁 基于 USB 的接口芯片 ISP1581 的應(yīng)用與設(shè)計(jì)設(shè)計(jì) [J]．中國(guó)集成電路， 20xx(7)： 55— 60． 【 9】 方加喜 ,徐善鋒 ,李玉山 .通用串行總線原理及其外設(shè)接口設(shè)計(jì) [J].半導(dǎo)體技術(shù) ,20xx,27(11):3338. 【 10】 ASHENDEN P 設(shè)計(jì)指南 [M].北京：機(jī)械工業(yè)出版社， 20xx 【 11】 周立功等 .SOPC 嵌入式系統(tǒng)基礎(chǔ)教程 [M]。比如 din4_1 同時(shí)輸入 1001，則 dout 依次， din1_4 依次輸入 0101，則 dout1_4 同時(shí)輸出 0101。 end case。 y: out std_logic_vector(3 downto 0))。 else dt6= ZZZZZZZZZZZZZZZZ。din6。 then if en66=39。 entity cb1_16 is port (clk,en66:in std_logic。 十六分頻器 數(shù)據(jù)并行輸入端口 串并轉(zhuǎn)換器 數(shù)據(jù)串行輸出端口 18 end if。039。139。 en77:in std_logic。 end if。 end if。039。 din2:in std_logic。 end process。 then q(7)=39。 then t = t+1。 din3:in std_logic_vector(7 downto 0)。 end process。 end if。 then dout1_4=ZZZZ。 dout1_4:out std_logic_vector(3 downto 0))。 dout4_1= q(3)。Z39。 end if。 dout4_1: out std_logic)。反之則亦然。本文使用 VDHL設(shè)計(jì)復(fù)用接口模塊 ,實(shí)現(xiàn)接口復(fù)用的通用結(jié)構(gòu)。 這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。最初是由美國(guó)國(guó)防部開(kāi)發(fā)出來(lái)供美軍用來(lái)提高設(shè)計(jì)的可靠性和縮減開(kāi)發(fā)周期的一種使用范圍較小的設(shè)計(jì)語(yǔ)言 。 圖 11 FPGA 芯片內(nèi)部結(jié)構(gòu) FPGA設(shè)計(jì)步驟 FPGA 設(shè)計(jì)流程包括系統(tǒng)設(shè)計(jì)和設(shè)計(jì)實(shí)現(xiàn) , 系統(tǒng)方案完成之后即進(jìn)入設(shè)計(jì)實(shí)現(xiàn)階段的工作 , 它以系統(tǒng)方案為輸入 , 進(jìn)行 RTL 級(jí)描述、功能仿真 (RTL 級(jí)仿真 )、邏輯綜合、布線前門(mén)級(jí)仿真、適配 (布局布線 )、時(shí)序仿真 (布線后門(mén)級(jí)仿真 )、時(shí)序分析、器件編程、系統(tǒng)驗(yàn)證一系列流程的處理才能完成 FPGA 芯片的設(shè)計(jì) , 其設(shè)計(jì)流程如下圖 所示。一個(gè)出廠后的成品 FPGA 的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所以 FPGA 可以完成所需要的邏輯功能。而且用 FPGA 解決接口不兼容器件間的通信問(wèn)題。雖然已經(jīng)采取了各種軟、硬件的方法 ,不斷地改善著 CPU 與I/O 設(shè)備之間的接口性能。 1 EDA技術(shù)在航空設(shè)備綜合智能檢測(cè)儀中的應(yīng)用 摘要： 航空設(shè)備綜合檢測(cè)儀必須有一個(gè)和所有設(shè)備均能相互連接的復(fù)用接口，通常該借口的控制電路由傳統(tǒng)的集成電路組成，因此帶來(lái)的體積大、成本高，可靠性差的特性。隨著計(jì)算機(jī)處理能力及存儲(chǔ)規(guī)模的迅速增長(zhǎng) ,這個(gè)問(wèn)題表現(xiàn)得更加突出。例如 ,現(xiàn)有的高性能接口 IP 及高速物理 I/O 的 FPGA,可滿足 10Gb/s 以上的通信系統(tǒng)的要求 。 系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過(guò)可編輯的連接把 FPGA 內(nèi)部的邏輯塊連接起來(lái)，就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。 FPGA 芯片主 要由 7 部分完成，分別為：可編程輸入輸出單元 （ IOB） 、基本可編程邏輯單元 （ CLB） 、完整的時(shí)鐘管理 （ DCM） 、嵌入塊式 RAM（ BRAM） 、豐富的布線資源、內(nèi)嵌的底層功能單元和內(nèi)嵌專用硬件模塊 。它在 80年代的后期出現(xiàn)。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。在實(shí)驗(yàn)中采用了硬件描述語(yǔ)言 VHDL，他可以用來(lái)進(jìn)行各種級(jí)別的邏輯設(shè)計(jì) ,可以用來(lái)進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證、時(shí)序分析和邏輯綜合等 ,應(yīng)用十分廣泛。假如是串行輸入、并行輸出，則數(shù)據(jù)輸入口輸入一串串行數(shù)據(jù)，經(jīng)過(guò)電路轉(zhuǎn)換為并行輸出。 din4_1:in std_logic_vector(3 downto 0)。 then t = t+1。 then q(3)=39。 end process。 din1_4:in std_logic。039。 end if。 end if。
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