【正文】 ………………………………（ 6） FPGA 的結(jié)構(gòu) …………………………………………………………（ 6） FPGA 設(shè)計(jì)步驟 ………………………………………………………（ 7） 硬件描述語(yǔ)言 VHDL………………………………………………… （ 8） Quartus II 簡(jiǎn)介 …………………………………………………… (9) 2 系統(tǒng)的設(shè)計(jì)要求及組成 系統(tǒng)的設(shè)計(jì)要求 …………………………………………………… （ 10） 系統(tǒng)的組成 ………………………………………………………… （ 11） 3 實(shí)驗(yàn)方案及選擇 實(shí)驗(yàn)方案的選擇 ………………………………………………… … （ 11） 實(shí)驗(yàn)功能框圖 ……………………………………………………… （ 11） 4 功能的設(shè)計(jì) 四位并轉(zhuǎn)串 …………………………………………………………（ 12） 四位串轉(zhuǎn)并 ………………………………………………………… (13) 八位并轉(zhuǎn)串 ………………………………………………………… (15) 八位串轉(zhuǎn)并 ………………………………………………………… (16) 十六位并轉(zhuǎn)串 ……………………………………………………… (18) 十六位串轉(zhuǎn)并 ………… …………………………………………… (19) 分頻器的設(shè)計(jì) ……………………………………………………… (21) 5 軟件仿真及分析 3 頂層模塊 …………………………………………………… ………（ 22） 仿真波形的分析 …………………………………………………… (23) 6 硬件組裝測(cè)試 ……………………………………………………… …（ 23） 7 實(shí)驗(yàn)總結(jié) ……………………………………………………………… …（ 24） 8 參考文獻(xiàn) ………………………………………………………………… （ 24） 9 致謝 ………………………………………………………………………… （ 25） 4 EDA技術(shù)在航空設(shè)備綜合智能檢測(cè)儀中的應(yīng)用 引言 長(zhǎng)期以來(lái) ,外圍設(shè)備與主機(jī) CPU 速度之間的不匹配始終困擾著人們 ,影響了計(jì)算機(jī)系統(tǒng)更迅速的發(fā)展。 所以我們要設(shè)計(jì)一個(gè)復(fù)用新型的接口來(lái)代替?zhèn)鹘y(tǒng)的借口，該借口具有體積小，成本小，較為可靠的復(fù)用借口。然而 ,在許多應(yīng)用中接口問題依然是制約系統(tǒng)性能的瓶頸。因此本文將提出一種新的基于 FPGA 的復(fù)用接口設(shè)計(jì)方法。 FPGA 一 般來(lái)說(shuō)比 ASIC（專用集成芯片）的速度要慢，無(wú)法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。需要說(shuō)明的是 , 如果仿真驗(yàn)證不對(duì)或者到走某一步有錯(cuò) , 就要返回修改。 VHDL 的英文全寫是： VHSIC（ Very High Speed Integrated Circuit） Hardware Description 集成電路硬件描述語(yǔ)言。 VHDL 具有以下特點(diǎn)： 功能強(qiáng)大、設(shè)計(jì)靈活 支持廣泛，易于修改 強(qiáng)大的系統(tǒng)硬件描述能力 獨(dú)立于器件設(shè)計(jì)，與工藝無(wú)關(guān) 很強(qiáng)的移植能力 易于共享和復(fù)用 、 Quartus II 簡(jiǎn)介 Quartus II 是 Altera公司 的綜合性 PLD開發(fā) 軟件 ，支持原理圖、 VHDL、VerilogHDL 以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程。 10 系統(tǒng)的組成 圖 21 系統(tǒng)的結(jié)構(gòu)框圖 實(shí)驗(yàn)方案及選擇 實(shí)驗(yàn)方案的選擇 方案有兩個(gè)：一個(gè)是傳統(tǒng)的集成電路，一個(gè)是用 VDHL 描述的語(yǔ)言，設(shè)計(jì)一個(gè)基于 FPGA 的復(fù)用借口 傳統(tǒng)的集成電路設(shè)計(jì)出的接口體積大，成本高，可靠性比較低。例如4 位并行輸入，一位串行輸出，其實(shí)驗(yàn)原理框圖如下： 圖 411 四位并轉(zhuǎn)串實(shí)驗(yàn)框圖 在 Quartus II 軟件上把實(shí)驗(yàn)程序編寫好之后進(jìn)行調(diào)試，先編寫各個(gè)小模塊的程序，然后在 連接起來(lái)，這樣找錯(cuò)誤比較方便。 四分頻器 數(shù)據(jù)并行輸入端口 串并轉(zhuǎn)換器 數(shù)據(jù)串行輸出端口 4位并轉(zhuǎn)串模塊 4位串 轉(zhuǎn)并 8位并轉(zhuǎn)串模塊 8位串轉(zhuǎn)并 16位串轉(zhuǎn)并 16位并轉(zhuǎn)串 并行輸 出 串行輸 出 12 end entity bc4_1。 end process。 else if t 00 then q(3 downto 1)=q(2 downto 0)。 end behav。 end entity。 else if q(4)=39。 end if。 end。 dt3: out std_logic)。 end if。Z39。 dt3= q(7)。 dt2:out std_logic_vector(7 downto 0))。 then dt2=ZZZZZZZZ。 end if。 end process。 din7:in std_logic_vector(15 downto 0)。 then t = t+1。 then q(15)=39。 end process。 din6:in std_logic。039。 end if。 end if。 end mux12_4。 end process。實(shí)驗(yàn)仿真和我們預(yù)期的結(jié)果一 樣。北京：北京航空航天大學(xué)出版社，20xx:5209 致謝