【正文】 實驗仿真和我們預期的結果一 樣。 end mux12_4。 end if。 din6:in std_logic。 then q(15)=39。 din7:in std_logic_vector(15 downto 0)。 end if。 dt2:out std_logic_vector(7 downto 0))。Z39。 dt3: out std_logic)。 end if。 end entity。 else if t 00 then q(3 downto 1)=q(2 downto 0)。 四分頻器 數(shù)據(jù)并行輸入端口 串并轉換器 數(shù)據(jù)串行輸出端口 4位并轉串模塊 4位串 轉并 8位并轉串模塊 8位串轉并 16位串轉并 16位并轉串 并行輸 出 串行輸 出 12 end entity bc4_1。 10 系統(tǒng)的組成 圖 21 系統(tǒng)的結構框圖 實驗方案及選擇 實驗方案的選擇 方案有兩個：一個是傳統(tǒng)的集成電路，一個是用 VDHL 描述的語言，設計一個基于 FPGA 的復用借口 傳統(tǒng)的集成電路設計出的接口體積大，成本高，可靠性比較低。 VHDL 的英文全寫是： VHSIC（ Very High Speed Integrated Circuit） Hardware Description 集成電路硬件描述語言。 FPGA 一 般來說比 ASIC（專用集成芯片）的速度要慢，無法完成復雜的設計，而且消耗更多的電能。然而 ,在許多應用中接口問題依然是制約系統(tǒng)性能的瓶頸。 關鍵詞： 綜合智能檢測儀 復用借口 集成電路 VHDL Quartus II 2 目錄 1 FPGA 及 Quartus II 的簡介 什么是 FPGA…………………………………………………………（ 6） FPGA 的結構 …………………………………………………………（ 6） FPGA 設計步驟 ………………………………………………………（ 7） 硬件描述語言 VHDL………………………………………………… （ 8） Quartus II 簡介 …………………………………………………… (9) 2 系統(tǒng)的設計要求及組成 系統(tǒng)的設計要求 …………………………………………………… （ 10） 系統(tǒng)的組成 ………………………………………………………… （ 11） 3 實驗方案及選擇 實驗方案的選擇 ………………………………………………… … （ 11） 實驗功能框圖 ……………………………………………………… （ 11） 4 功能的設計 四位并轉串 …………………………………………………………（ 12） 四位串轉并 ………………………………………………………… (13) 八位并轉串 ………………………………………………………… (15) 八位串轉并 ………………………………………………………… (16) 十六位并轉串 ……………………………………………………… (18) 十六位串轉并 ………… …………………………………………… (19) 分頻器的設計 ……………………………………………………… (21) 5 軟件仿真及分析 3 頂層模塊 …………………………………………………… ………（ 22） 仿真波形的分析 …………………………………………………… (23) 6 硬件組裝測試 ……………………………………………………… …（ 23） 7 實驗總結 ……………………………………………………………… …（ 24） 8 參考文獻 ………………………………………………………………… （ 24） 9 致謝 ………………………………………………………………………… （ 25） 4 EDA技術在航空設備綜合智能檢測儀中的應用 引言 長期以來 ,外圍設備與主機 CPU 速度之間的不匹配始終困擾著人們 ,影響了計算機系統(tǒng)更迅速的發(fā)展。在大多數(shù)的FPGA 里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（ Flip－ flop）或者其他更加完整的記憶塊。 7 圖 12 FPGA 設計流程圖 、硬件描述語言 VHDL VHDL 語言是一種用于電路設計的高級語言。 我們采用 FPGA 在該復用借口的設計中，大大縮短了系統(tǒng)的設計周期，降低了開發(fā)成本，編程調試變的更為方便，可靠性得到很大程度上的提高。 //時鐘使能輸入 load4_1:in std_logic。039。 entity cb1_4 is port (clk,load1_4:in std_logic。din1_4。 entity c3_3 is port(clk:in std_logic。 then if en33 =39。 use 。 else q=q(7 downto 0)amp。 use 。139。 use 。din6。 entity mux12_4 is port(ah,bh,din:in std_logic_vector(3 downto 0)。由圖 482可知：輸入端有一個時鐘信號 CLK，用來控制數(shù)據(jù)的輸入。 當有一串數(shù)據(jù)輸入，通過選擇相應的開關，通過燈的亮滅情況觀察數(shù)據(jù)輸出結果是否符合要求。 process(sel