eda技術(shù)在航空設(shè)備綜合智能檢測(cè)儀中的應(yīng)用-文庫(kù)吧
2025-06-23 10:54 本頁(yè)面
【正文】 廠后的成品 FPGA 的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所以 FPGA 可以完成所需要的邏輯功能。 FPGA 一 般來(lái)說(shuō)比 ASIC（專(zhuān)用集成芯片）的速度要慢，無(wú)法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來(lái)改正程序中的錯(cuò)誤和更便宜的造價(jià)。廠商也可能會(huì)提供便宜的但是編輯能力差的 FPGA。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開(kāi)發(fā)是在普通的 FPGA 上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類(lèi)似于 ASIC 的芯片上。另外一種方法是用 CPLD（復(fù)雜可編程邏輯器件備）。 FPGA的結(jié)構(gòu) 目前主流的 FPGA 仍是基于查找表技術(shù)的，已經(jīng)遠(yuǎn)遠(yuǎn)超出了先前版本的基本 6 性能，并且整合了常用功能（如 RAM、時(shí)鐘管理和 DSP）的硬核（ ASIC 型）模塊。 FPGA 芯片主 要由 7 部分完成，分別為：可編程輸入輸出單元 （ IOB） 、基本可編程邏輯單元 （ CLB） 、完整的時(shí)鐘管理 （ DCM） 、嵌入塊式 RAM（ BRAM） 、豐富的布線資源、內(nèi)嵌的底層功能單元和內(nèi)嵌專(zhuān)用硬件模塊 。 圖 11 FPGA 芯片內(nèi)部結(jié)構(gòu) FPGA設(shè)計(jì)步驟 FPGA 設(shè)計(jì)流程包括系統(tǒng)設(shè)計(jì)和設(shè)計(jì)實(shí)現(xiàn) , 系統(tǒng)方案完成之后即進(jìn)入設(shè)計(jì)實(shí)現(xiàn)階段的工作 , 它以系統(tǒng)方案為輸入 , 進(jìn)行 RTL 級(jí)描述、功能仿真 (RTL 級(jí)仿真 )、邏輯綜合、布線前門(mén)級(jí)仿真、適配 (布局布線 )、時(shí)序仿真 (布線后門(mén)級(jí)仿真 )、時(shí)序分析、器件編程、系統(tǒng)驗(yàn)證一系列流程的處理才能完成 FPGA 芯片的設(shè)計(jì) , 其設(shè)計(jì)流程如下圖 所示。需要說(shuō)明的是 , 如果仿真驗(yàn)證不對(duì)或者到走某一步有錯(cuò) , 就要返回修改。有必要檢查和原理圖或者 HDL 設(shè)計(jì)代碼的修改最多也最有效。修改后要重新走一遍流程。有時(shí)修改的地方有 RTL 級(jí)描述、系統(tǒng)方案、約束和測(cè)試激勵(lì)等。一般情況下 , 對(duì) RTL 級(jí)的描述即要反復(fù)修改 , 經(jīng)過(guò)多次這樣的迭代才能完成最后的設(shè)計(jì)。 7 圖 12 FPGA 設(shè)計(jì)流程圖 、硬件描述語(yǔ)言 VHDL VHDL 語(yǔ)言是一種用于電路設(shè)計(jì)的高級(jí)語(yǔ)言。它在 80年代的后期出現(xiàn)。最初是由美國(guó)國(guó)防部開(kāi)發(fā)出來(lái)供美軍用來(lái)提高設(shè)計(jì)的可靠性和縮減開(kāi)發(fā)周期的一種使用范圍較小的設(shè)計(jì)語(yǔ)言 。 VHDL 的英文全寫(xiě)是： VHSIC（ Very High Speed Integrated Circuit） Hardware Description 集成電路硬件描述語(yǔ)言。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。目前， 8 它在中國(guó)的應(yīng)用多數(shù)是用在 FPGA/CPLD/EPLD 的設(shè)計(jì)中。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來(lái) 設(shè)計(jì) 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外， VHDL 的語(yǔ)言形式、描述風(fēng)格以及語(yǔ)法是十分類(lèi)似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱(chēng)設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱(chēng)可視部分 ,及端口 )和內(nèi)部（或稱(chēng)不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。 這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 VHDL 具有以下特點(diǎn)： 功能強(qiáng)大、設(shè)計(jì)靈活 支持廣泛，易于修改 強(qiáng)大的系統(tǒng)硬件描述能力 獨(dú)立于器件設(shè)計(jì)，與工藝無(wú)關(guān) 很強(qiáng)的移植能力 易于共享和復(fù)用 、 Quartus II 簡(jiǎn)介 Quartus II 是 Altera公司 的綜合性 PLD開(kāi)發(fā) 軟件 ，支持原理圖、 VHDL、VerilogHDL 以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程。 Quartus II 可以 在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。 圖 13 Quartus II 設(shè)計(jì)流程 9 圖 14 Quartus II 圖形用戶界面的功能 系統(tǒng)的設(shè)計(jì)要求及組成 系統(tǒng)的設(shè)計(jì)要求 EDA技術(shù)在航空設(shè)備綜合智能檢測(cè)儀中的應(yīng)用， 航空設(shè)備綜合檢測(cè)儀必須有一個(gè)和所有設(shè)備均能相互連接的復(fù)用接口，通常該借口的控制電路由傳統(tǒng)的集成電路組成，因此帶來(lái)的體積大、成本高，可靠性差的特性。所以我們 要設(shè)計(jì)一個(gè)復(fù)用新型的接口來(lái)代替?zhèn)鹘y(tǒng)的借口，該借口具有體積小，成本小，較為可靠的復(fù)用借口。 我們采用 FPGA 在該復(fù)用借口的設(shè)計(jì)中，大大縮短了系統(tǒng)的設(shè)計(jì)周期，降低了開(kāi)發(fā)成本，編程調(diào)試變的更為方便，可靠性得到很大程度上的提高。在實(shí)驗(yàn)中采用了硬件描述語(yǔ)言 VHDL，他可以用來(lái)進(jìn)行各種級(jí)別的邏輯設(shè)計(jì) ,可以用來(lái)進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證、時(shí)序分析和邏輯綜合等 ,應(yīng)用十分廣泛。本文使用 VDHL設(shè)計(jì)復(fù)用接口模塊 ,實(shí)現(xiàn)接口復(fù)用的通用結(jié)構(gòu)。 10 系統(tǒng)的組成 圖 21 系統(tǒng)的結(jié)構(gòu)框圖 實(shí)驗(yàn)方案及選擇 實(shí)驗(yàn)方案的選擇 方案有兩個(gè)：一個(gè)是傳統(tǒng)的集成電路，一個(gè)是用 VDHL 描述的語(yǔ)言，設(shè)計(jì)一個(gè)基于 FPGA 的復(fù)用借口 傳統(tǒng)的集成電路設(shè)計(jì)出的接口體積大，成本高，可靠性比較低。用 FPGA 設(shè)計(jì)出的借口可以實(shí)現(xiàn)體積小，可靠性高，而且設(shè)計(jì)周期短，可以實(shí)現(xiàn)工業(yè)的自動(dòng)化生產(chǎn)，大幅度減少成本。 經(jīng)過(guò)認(rèn)真的比較分析，我們選擇第二個(gè)方案。 實(shí)驗(yàn)功能框圖 我們的最終的實(shí)驗(yàn)功能框圖如下 被測(cè)設(shè)備：輸入被檢測(cè)的數(shù)據(jù) FPGA 復(fù)用接口芯片 控制 開(kāi)關(guān)：實(shí)現(xiàn)各接口的切換 LED燈發(fā)光：顯示所按鍵 液晶顯示器：顯示操作說(shuō)明及測(cè)試結(jié)果 微機(jī)系統(tǒng)：處理
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