【正文】 找出以生產(chǎn)的 HEX文件的位置并添加。 圖 調(diào)入 POM初始化數(shù)據(jù)文件并選擇在系統(tǒng)讀寫功能 至此， LPMRom 設(shè)計完成，產(chǎn)生 imgrom（圖像數(shù)據(jù) Rom）模塊器件，以供系統(tǒng)頂層調(diào)用 ,如圖 所示 : 圖 imgrom（圖像數(shù)據(jù) ROM） 二分頻模塊 在系統(tǒng)進(jìn)行設(shè)計中二 分頻把 50MHz 時鐘頻率分成 25MHz 并提供給其它模塊作為時鐘。顯示器的像素分辨率是 640 480,像素時鐘 25Mhz，刷新頻率 60Hz177。 1。開發(fā)板提供基于 FPGA 的 VGA 圖像顯示控制器設(shè)計 29 的系統(tǒng)時鐘 50MHz,所以要對板載時鐘進(jìn)行分頻后才能使用。由于 50M分頻難以仿真，故將輸入時鐘 clk50m設(shè)置為 50kHz,分頻得到 clk25m實際為 25kHz。它的模塊設(shè)計相比 VGA顯示模塊更為簡單 ,在項目中創(chuàng)建新的文件 ,編寫二分頻模塊代碼 ,保存編譯，最后進(jìn)行原件的封裝 ,二分頻模塊原件如圖 : 圖 二分頻模塊 地址發(fā)生器模塊 地址發(fā)生器模塊主要是對圖像數(shù)據(jù)模塊中的地址線進(jìn)行解碼，時鐘 clk 與二分頻模塊、圖像數(shù)據(jù)模塊 ROM 同步。其設(shè)計過程與二分頻基本相同，只是編輯的 VHD 代碼不同。為此不在重復(fù)其設(shè)計過去，這里只給出其模塊圖，如圖 : 圖 地址發(fā)生器模塊 頂層設(shè)計 在以上模塊設(shè)計完成后，新建系統(tǒng)工程，建原理圖文件，調(diào)用 VGA顯示模塊。 Imgrom（圖像數(shù)據(jù) rom），二分頻模塊，地址譯碼器，把它們連線組成系統(tǒng)的原理圖，如圖 所示 : 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計 30 圖 系統(tǒng)原理圖 單擊【 assimnment】 【 devixe】選擇正確芯片 EP1C12Q240C8，如圖 所示 : ， 圖 選擇正確芯片 EP1C120240C8 隨后完成芯片中對應(yīng)的 VGA接口的管腳配置。如表 : 表 管腳配置 管腳名 管腳號 管腳名 管腳號 R PIN 160 B PIN 158 G PIN 159 VS PIN 141 HS PIN 156 clock PIN 154 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計 31 設(shè)計結(jié)果 通過上述 的步驟之后，將系統(tǒng)頂層文件燒寫進(jìn)開發(fā)板，將 CRT顯示器連接到開發(fā)板的 VGA接口上。圖 ： 圖 開發(fā)板 給系統(tǒng)上電，在顯示器就可以看見本次設(shè)計所選用的圖片，如圖 : 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計 32 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計 33 第 5 章 結(jié)束語 用 FPGA 來控制 VGA，充分利用了 FPGA 可重構(gòu)這一優(yōu)勢，克服了以前通用處理器體積較大體系結(jié)構(gòu)不易修改、體系結(jié)構(gòu)不易修改等弊端。通過 RAM 來存儲漢字的信息，實現(xiàn)了基于 FPGA 的漢字顯示，方便寫入漢字信息，更新顯示的內(nèi)容以及修改。 可以使?jié)h字的顯示脫離 PC 機控制，控制器的體積減小很多，對各種便攜式設(shè)備和小型嵌入式系統(tǒng)的實現(xiàn)具有工程價值現(xiàn)實意義和現(xiàn)實意義。 使 用可編程邏輯器件可以很方便地實現(xiàn)數(shù)字系統(tǒng)設(shè)計， 為此 基于 FPGA 器件的 VGA控制器可以實現(xiàn)顯示器的實時顯示。系統(tǒng)設(shè)計方案 、 硬件描述語言設(shè)計以及開發(fā)工具的性能 決定了 該系統(tǒng)性能高低。隨著 VGA 接口的 普遍 使用，這種結(jié)合 FPGA 的 系統(tǒng)級設(shè)計方法已經(jīng)展現(xiàn)優(yōu)勢。從整個設(shè)計流程來看，系統(tǒng)的可靠性高 ， 靈活性強，設(shè)計周期大大縮減，成本降低，且系統(tǒng)的可擴(kuò)展性強。 不久的將來 ， VGA 接口的圖像與視頻監(jiān)控系統(tǒng)應(yīng)用 定 會很有 廣闊的 市場 。 經(jīng) 過此次畢業(yè)設(shè)計， 本人 不僅 更加學(xué)會 知識 之間的 融會貫通，而且豐富了大腦，同時在查找資料的過程中也了解了許多課外知識，開拓了視野，認(rèn)識了 未 來電子的發(fā)展方向，專業(yè) 基礎(chǔ) 知識方面和動手能力方面有了質(zhì)的飛躍。 隨著 畢業(yè)的時間的臨近，畢業(yè)設(shè)計也接近了尾聲。檢驗 的同時 也是對自己能力的一種提高。通過 此 畢業(yè)設(shè)計 ， 我明白了自己原來 所掌握的 知識太理論化了，面對單獨的課題 產(chǎn)生著 很茫然 的 感覺 ， 自己要學(xué)習(xí)的東西還 很 多。 也讓 我明白學(xué)習(xí)是一個長期的過程，需要不斷的積累， 在以后的工作 和 生活中都 需堅持 學(xué)習(xí)，努力提高自 己 的 知識和綜合素質(zhì)?？傊还?掌握的了 的還是 不懂得， 困難 確實 比較多， 凡是難開頭 ，不知道 從哪 入手。終于完 成 了有種 解脫 的感覺。 另 外 也得到一個 結(jié)論 ： 知識 也只能 通過應(yīng)用 方 能實現(xiàn)它應(yīng)具有的 價值！有些東西 自認(rèn)為 會了， 然而當(dāng) 到用時才發(fā)現(xiàn) 其實真的 是兩回事， 為此知識 真正 能 用時才是真的學(xué)會了 。 感謝我的指導(dǎo)老師 胡 老師對我悉心的指導(dǎo)，感謝老師們 所 給 予過 的幫助。在設(shè)計過程中，我通過查閱大量有關(guān)資料，自學(xué) 和 與同學(xué) 之間 經(jīng)驗 的 交流，并向老師請教等方式 。使自己學(xué)到了不少知識，也經(jīng)歷了不少艱辛， 因而得以有巨大的 收獲。在整個設(shè)計 ，使我懂得了許 多東西， 不僅 培養(yǎng)了我獨立工作的能力， 而且更加 樹立了對自己工作能力的信心， 定會 對今后的學(xué)習(xí)工作生活有非常重要的影響。 在 動手的能力大大提高 之余 ，充分體會在創(chuàng)造過程中探索的艱難和成功時的喜悅。 也許 這個設(shè)計做的 并不是 太好， 但 在設(shè)計過程中所學(xué)到的東西 才 是這次畢業(yè)設(shè)計的最大收獲和財富， 為之 受益終身。 完成之基于 FPGA 的 VGA 圖像顯示控制器設(shè)計 34 后更深體會到 畢業(yè)設(shè)計是對前面所學(xué)知識的一種 總結(jié)與檢驗。 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計 35 附 錄 顯示掃描模塊代碼 LIBRARY IEEE。 USE 。 USE 。 entity vga640480 is port (clk : in STD_LOGIC。 hs,vs,r,g,b : out STD_logic。 rgbin :in std_logic_vector(2 downto 0)。 htout,vtout: out STD_logic_vector(9 downto 0))。 end vga640480。 architecture ONE of vga640480 is signal ht, vt : STD_logic_vector(9 downto 0)。 begin htout = ht。 vtout = vt。 process(clk) begin if (rising_edge(clk)) then if (ht =640+8) then if (vt 525) then vt = vt +1。 else vt = (others = 39。039。)。 end if。 end if。 end if。 end process。 process(clk) begin 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計 36 if (rising_edge(clk)) then if ((ht =640+8+8) and (ht 640+8+8+96)) then hs =39。039。 else hs =39。139。 end if。 end if。 end process。 process(clk) begin if ((vt =4800+8+2) and (vt 480+8+2+2)) then vs =39。039。 else vs =39。139。 end if。 end process。 process(clk) begin if (rising_edge(clk)) then if (ht640 and vt480) then r=rgbin(2)。g=rgbin(1)。b=rgbin(0)。 else r=39。039。g =39。039。b=39。039。 end if。 end if。 end process。 end ONE。 二分頻器模塊代碼 LIBRARY IEEE。 USE 。 ENTITY efp IS Port(clk50MHZ : IN STD_LOGIC。 clk25MHZ:OUT STD_LOGIC)。 END efp。 ARCHITECTURE modelstru OF efp IS signal clk_25:STD_LOGIC。 begin 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計 37 process (clk50MHZ) begin if clk50MHZ39。event and clk50MHZ =39。139。 then clk_25 = not clk_25。 end if。 end process。 clk25MHZ=clk_25。 end。 地址發(fā)生器模塊代碼 LIBRARY IEEE。 USE 。 USE 。 ENTITY dizhi IS Port(clk : IN STD_LOGIC。 q:OUT STD_LOGIC_vector(11 downto 0))。 END 。 ARCHITECTURE modelstru OF dizhi IS signal m:STD_LOGIC_vector(11 downto 0)。 begin process (clk) begin if clk39。event and clk=39。139。 then m = m+1。 end if。 end process。 q=m。 end。 基于 FPGA 的 VGA 圖像顯示控制器設(shè)計 38 參考文獻(xiàn) [1] 張壓平：基于 FPGA 的 VGA 顯示模塊設(shè)計，人民郵電出 版社， ， P6P8 [2] 董 兵：基于 FPGA 的 VGA 圖像控制器的設(shè)計，復(fù)旦大學(xué)出版社， ， P11P18 [3] 張 偉： FPGA 內(nèi)部塊 RAM 的應(yīng)用技巧，高等教育出版社， ， P32P36 [4] 曹 允：基于 FPGA 的時序彩條信號實現(xiàn)應(yīng)用，人民郵電出版社， ， P25P28 [5] 李經(jīng)智： EDA 技術(shù)及其應(yīng)用，人民郵電出版社， ， P21P28 [6] 潘 松： EDA 技術(shù)與 Verilog，清華大學(xué)出版社， ， P22P26 [7] 邊計年 ： 用 VHDL 設(shè)計電子線路 ， 清華大學(xué)出版社 ， ， P5P7 [8] 李經(jīng)智： EDA 技術(shù)及其應(yīng)用，人民郵電出版社， ， P21P28 [9] 李紅艷： 基于 FPGA 的 VGA 圖像信號發(fā)生器設(shè)計，清華大學(xué)版社， ， P121P128 [10] 張文愛 ： 基于 FPGA 的 VGA 顯示控制器的設(shè)計 ，電子工業(yè)出版社， ， P55P58 [11] 王 亮： VGA 漢字顯示的 FPGA 設(shè)計與實現(xiàn)，南方工業(yè)出版社， ， P75P77 [12] 王阿川 ： 基于 FPGA 高速圖像采集卡 的研制 ，北京工業(yè)出版社， ， P32P35