【正文】 。b1。 else if (iic_state == dis_clk1 amp。amp。 scl_tick) scl_en = 1 139。b0。 else if (iic_state == start2) scl_en = 1 139。b1。 else if (iic_state == stop1 amp。amp。 scl) scl_en = 1 139。b0。 always @(posedge clock or negedge rst_l) if (!rst_l) scl = 1 139。b1。 else if (scl_en amp。amp。 scl_tick) scl = 1 ~scl。 //產(chǎn)生sda always @(posedge clock or negedge rst_l) if (!rst_l) sda = 1 139。b1。 else if ((iic_state == start1) || // starts (iic_state == start2) || (iic_state == stop1) || ((iic_state == dev_add1) amp。amp。 // write address (bit_tr != 339。b111) amp。amp。 // device bit 7 (bit_tr != 339。b101)) || // device bit 5 ((iic_state == dev_add2) amp。amp。 // read address (bit_tr != 339。b111) amp。amp。 // device bit 7 (bit_tr != 339。b101) amp。amp。 // device bit 5 (bit_tr != 339。b000))) // read bit sda = 1 139。b0。 else if((iic_state == w_add)) // word address sda = 1 wrd_add[bit_tr]。 else sda = 1 139。b1。 always @(posedge clock or negedge rst_l) if (!rst_l) iic_rdata = 1 839。b0。 else if ((iic_state == data) amp。amp。 scl) iic_rdata[bit_tr] = 1 sda_pin。 else if (iic_go) iic_rdata = 1 839。b0。 always @(posedge clock or negedge rst_l) if (!rst_l) iic_rdy = 1 139。b0。 else if ((iic_state == stop1) amp。amp。 scl) iic_rdy = 1 139。b1。 else if (iic_go) iic_rdy = 1 139。b0。 always @(posedge clock or negedge rst_l) if (!rst_l) ack_err = 1 139。b0。 else if (((iic_state == ack1) || (iic_state == ack2) || (iic_state == ack3)) amp。amp。 scl amp。amp。 sda_pin) ack_err = 1 139。b1。 else if (iic_go) ack_err = 1 139。b0。 assign iic_act = ~(iic_state == idle)。 endmodule 附錄5輸出緩沖器程序 timescale 1 ns/100 ps module iic_tbuf(data_o, data, cs_l, rd_wr_l, sda, scl, scl_pin, sda_pin)。 //端口列表 input[7:0] data_o。 output[7:0] data。 input cs_l。 input rd_wr_l。 input sda。 input scl。 output scl_pin。 output sda_pin。 //線網(wǎng)型 wire [7:0] data。 wire scl_pin。 wire sda_pin。 //三態(tài)緩沖器 assign data=(cs_lamp。amp。rd_wr_l)?data_o:839。bz。 assign scl_pin= scl?139。bz:139。b0。 assign sda_pin= sda?139。bz:139。b0。 endmodule 附錄6 頂層文件程序`timescale 1 ns/100 ps module iic(data, addr, rst_l, clock, cs_l, ack_l, rd_wr_l, scl_pin, sda_pin)。 //外圍處理器接口 inout[7:0] data。//處理器的數(shù)據(jù)總線 input[1:0] addr。//處理器的地址總線 input rst_l。//異步復位信號 input clock。//外部系統(tǒng)時鐘 input cs_l。//使能信號 input rd_wr_l。//命令信號,讀/寫 output ack_l。//反饋給處理器的響應信號 //iic接口 output scl_pin。//iic時鐘信號 inout sda_pin。//iic數(shù)據(jù)信號 //內(nèi)連線 //處理器接口線型 wire[7:0] data。 wire[1:0] addr。 wire rst_l。 wire clock。 wire cs_l。 wire rd_wr_l。 wire ack_l。 //iic接口線型 wire scl_pin。 wire sda_pin。 //寄存器輸出線型 wire[7:0] wrd_add。//iic地址 wire iic_go。//iic開始信號 //讀寄存器輸出線型 wire[7:0] data_o。//輸出給處理器的數(shù)據(jù) //時鐘模塊輸出線型 wire scl_tick。 //狀態(tài)機線型 wire scl_t_en。//st_scl計數(shù)使能信號 wire iic_rdy。//讀準備好信號 wire iic_act。//iic周期激活信號 wire [7:0] iic_rdata。//iic讀的數(shù)據(jù) wire ack_err。//沒有響應 wire sda。//iic data wire scl。//iic clock //模塊例化 //接收模塊寄存器 iic_wreg U1(.data(data), .addr(addr), .rst_l(rst_l), .clock(clock), .cs_l(cs_l), .rd_wr_l(rd_wr_l), .scl_t_en(scl_t_en), .wrd_add(wrd_add), .iic_go(iic_go), .ack_l(ack_l))。 //發(fā)送模塊寄存器 iic_rreg U2(.wrd_add(wrd_add), .iic_rdy(iic_rdy), .iic_act(iic_act), .ack_err(ack_err), .iic_rdata(iic_rdata), .addr(addr), .data_o(data_o))。 //iic時鐘模塊 iic_clk U3(.rst_l(rst_l), .clock(clock), .scl_t_en(scl_t_en), .scl_tick(scl_tick))。 //iic時序控制模塊 iic_st U4(.rst_l(rst_l), .clock(clock), .scl_tick(scl_tick), .iic_go(iic_go), .wrd_add(wrd_add), .sda_pin(sda_pin), .sda(sda), .scl(scl), .scl_t_en(scl_t_en), .iic_rdy(iic_rdy), .iic_act(iic_act), .iic_rdata(iic_rdata), .ack_err(ack_err))。 //iic輸出緩沖模塊 iic_tbuf U5(.data_o(data_o), .data(data), .cs_l(cs_l), .rd_wr_l(rd_wr_l), .sda(sda), .scl(scl), .scl_pin(scl_pin), .sda_pin(sda_pin))。 endmod