綜合課程設(shè)計(jì)-基于fpga的調(diào)制信號(hào)ask、fsk、psk的設(shè)計(jì)與實(shí)現(xiàn)-資料下載頁(yè)
2025-08-11 07:35本頁(yè)面
【正文】 END IF。 ELSIF P=39。039。 THEN SOUT = SIN。 ELSE SOUT=NOT SIN。 PSK調(diào)制 END IF。END PROCESS。END behav。FSK模塊程序LIBRARY IEEE。USE 。USE 。ENTITY F_SK IS PORT( FW0,FW1 : IN STD_LOGIC_VECTOR(15 DOWNTO 0)。 K : IN STD_LOGIC。 FOUT : OUT STD_LOGIC_VECTOR(15 DOWNTO 0) )。END F_SK。ARCHITECTURE behav OF F_SK ISBEGIN PROCESS(FW0,FW1,K) BEGIN IF K=39。139。 THEN FOUT=FW0 。 ELSE FOUT=FW0 + FW1。END IF。END PROCESS。END behav。3：1多路選擇器程序LIBRARY ieee。USE 。LIBRARY lpm。USE 。ENTITY MUX31 IS PORT ( data0x : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 data1x : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 data2x : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 sel : IN STD_LOGIC_VECTOR (1 DOWNTO 0)。 result : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) )。END MUX31。ARCHITECTURE SYN OF mux31 IS type STD_LOGIC_2D is array (NATURAL RANGE , NATURAL RANGE ) of STD_LOGIC。 SIGNAL sub_wire0 : STD_LOGIC_VECTOR (7 DOWNTO 0)。 SIGNAL sub_wire1 : STD_LOGIC_VECTOR (7 DOWNTO 0)。 SIGNAL sub_wire2 : STD_LOGIC_2D (2 DOWNTO 0, 7 DOWNTO 0)。 SIGNAL sub_wire3 : STD_LOGIC_VECTOR (7 DOWNTO 0)。 SIGNAL sub_wire4 : STD_LOGIC_VECTOR (7 DOWNTO 0)。BEGIN sub_wire4 = data0x(7 DOWNTO 0)。 sub_wire3 = data1x(7 DOWNTO 0)。 result = sub_wire0(7 DOWNTO 0)。 sub_wire1 = data2x(7 DOWNTO 0)。 sub_wire2(2, 0) = sub_wire1(0)。 sub_wire2(2, 1) = sub_wire1(1)。 sub_wire2(2, 2) = sub_wire1(2)。 sub_wire2(2, 3) = sub_wire1(3)。 sub_wire2(2, 4) = sub_wire1(4)。 sub_wire2(2, 5) = sub_wire1(5)。 sub_wire2(2, 6) = sub_wire1(6)。 sub_wire2(2, 7) = sub_wire1(7)。 sub_wire2(1, 0) = sub_wire3(0)。 sub_wire2(1, 1) = sub_wire3(1)。 sub_wire2(1, 2) = sub_wire3(2)。 sub_wire2(1, 3) = sub_wire3(3)。 sub_wire2(1, 4) = sub_wire3(4)。 sub_wire2(1, 5) = sub_wire3(5)。 sub_wire2(1, 6) = sub_wire3(6)。 sub_wire2(1, 7) = sub_wire3(7)。 sub_wire2(0, 0) = sub_wire4(0)。 sub_wire2(0, 1) = sub_wire4(1)。 sub_wire2(0, 2) = sub_wire4(2)。 sub_wire2(0, 3) = sub_wire4(3)。 sub_wire2(0, 4) = sub_wire4(4)。 sub_wire2(0, 5) = sub_wire4(5)。 sub_wire2(0, 6) = sub_wire4(6)。 sub_wire2(0, 7) = sub_wire4(7)。 lpm_mux_ponent : lpm_mux GENERIC MAP ( lpm_size = 3, lpm_type = LPM_MUX, lpm_width = 8, lpm_widths = 2 ) PORT MAP ( sel = sel, data = sub_wire2, result = sub_wire0 )。END SYN。
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