綜合課程設(shè)計(jì)-基于fpga的調(diào)制信號(hào)ask、fsk、psk的設(shè)計(jì)與實(shí)現(xiàn)-文庫(kù)吧資料
2024-08-24 07:35本頁(yè)面
【正文】 S : OUT STD_LOGIC_VECTOR(15 DOWNTO 0) )。ENTITY ADDER16 IS PORT( A : IN STD_LOGIC_VECTOR(15 DOWNTO 0)。USE 。END rtl。clk_div512 = count(8)。 clk_div32 = count(4)。 clk_div8 = count(2)。 clk_div2 = count(0)。 END IF 。 ELSE Count = count +1。039。139。 BEGIN PROCESS(clk) BEGIN IF (clk39。 END clkdiv。clk_div512 : OUT STD_LOGIC。clk_div32 : OUT STD_LOGIC。 clk_div8 : OUT STD_LOGIC。 clk_div2 : OUT STD_LOGIC。 USE 。 USE 。我們每一個(gè)人都學(xué)到了很多很多。為了讓設(shè)計(jì)簡(jiǎn)單，設(shè)計(jì)時(shí)就沒(méi)有考慮m序列發(fā)生器的設(shè)計(jì)。導(dǎo)致了資源的浪費(fèi)。這樣就不能是正弦波（也即是載波）任意設(shè)置。另外，本設(shè)計(jì)在對(duì)外圍電路如DA轉(zhuǎn)換、濾波、電平移位及幅值放大電路等也做了相應(yīng)的介紹，使系統(tǒng)更加完善。圖25 PSK調(diào)制波形5 結(jié)論從測(cè)試結(jié)果來(lái)看，該系統(tǒng)簡(jiǎn)單了達(dá)到了任務(wù)要求。圖23 ASK調(diào)制波形 FSK調(diào)制測(cè)試結(jié)果在輸入頻率控制字為8192，固定增量也為8192， KHZ時(shí)，輸出的FSK波形如圖24所示。經(jīng)多次測(cè)試得到本系統(tǒng)設(shè)計(jì)的正弦波輸出頻率為0~20KHZ。其輸出頻率最大只有時(shí)鐘頻率的百分之六十左右。實(shí)際測(cè)試正弦信號(hào)最大頻率超過(guò)20KHZ時(shí)就有一定的失真。圖21 系統(tǒng)電路圖4 系統(tǒng)測(cè)試 正弦信號(hào)測(cè)試結(jié)果從前面的分析知，正弦信號(hào)發(fā)生器時(shí)鐘為39KHZ，累加器為16為。為了讓輸出的波形可以手動(dòng)調(diào)節(jié)幅值，在最后我們又增加了一級(jí)電壓放大電路，放大模塊的核心器件為集成運(yùn)放OP37，由《模擬電路》知識(shí)知，Vout=Vin*Rw2/R3，Rw2/R3的范圍是0~10，因此通過(guò)調(diào)節(jié)Rw2可以使輸出波形的峰峰值在0~10Vo1間變化，即輸出信號(hào)的峰峰值最小可到0V，最大可達(dá)33V。圖19 四階巴特沃思濾波電路 電平移位及放大模塊設(shè)計(jì)正弦信號(hào)發(fā)生器通過(guò)D/A、濾波后的輸出波形的幅值全都大于零，因此要設(shè)計(jì)一波形移位電路將幅值為零的點(diǎn)全部移到X坐標(biāo)軸上，波形移位原理如下圖20。為了減少運(yùn)放對(duì)濾波電路的負(fù)載效益，同時(shí)便于調(diào)整，我們選擇兩個(gè)二階巴特沃思低通濾波器串聯(lián)的方法，構(gòu)成一個(gè)四階巴特沃思低通濾波器，其原理如圖19。本系統(tǒng)要求輸出量是電壓，而DAC0832輸出的是電流量，所以還必須經(jīng)過(guò)一個(gè)外接的運(yùn)算放大器轉(zhuǎn)換成電壓，這里選用OP07集成運(yùn)放，此運(yùn)放具有極低的輸入失調(diào)電壓、極低的失調(diào)電壓溫漂能長(zhǎng)期穩(wěn)定工作等特點(diǎn)。輸出的模擬量與輸入的數(shù)字量（DN1*2N1+……+D0*20）成正比，這就實(shí)現(xiàn)了從數(shù)字量到模擬量的轉(zhuǎn)換。圖16 多路選擇器模塊多路選擇器模塊波形仿真結(jié)果如圖17所示。通過(guò)兩個(gè)按鍵控制波形輸出。另外，正弦信號(hào)發(fā)生器輸出正弦波一路。圖14 FSK模塊FSK模塊仿真波形如圖15所示。圖九中，K為FSK二進(jìn)制基帶信號(hào)，F(xiàn)OUT 為FSK調(diào)制電路的輸出，作為相位累加器的輸人(即頻率的控制字)，F(xiàn)W0是FSK=0時(shí)輸出頻率的控制字， FW1是相對(duì)FSK=0時(shí)輸出頻率的控制字的一個(gè)增量，即二進(jìn)制基帶信號(hào)FSK=0時(shí)，F(xiàn)OUT=FW0，二進(jìn)制基帶信號(hào)FSK=1時(shí)，F(xiàn)OUT=FW0+FW1。而是在一路正弦信號(hào)發(fā)生器之前通過(guò)基帶信號(hào)控制不同頻率控制字來(lái)實(shí)現(xiàn)不同載波的產(chǎn)生。圖13 ASK/PSK模塊仿真波形 FSK模塊設(shè)計(jì)從圖六中可以看到，F(xiàn)SK調(diào)制需要兩個(gè)不同頻率的載波來(lái)傳遞基帶信息。這樣就能保證輸出直觀的ASK信號(hào)。在實(shí)際設(shè)計(jì)中返回值并不是“00000000”，這是因?yàn)檩敵龅男盘?hào)幅值至少是大于等于零的值，如果返回值是“00000000”，就導(dǎo)致輸出的ASK信號(hào)在兩個(gè)波谷間傳輸基帶信號(hào)。圖12 ASK/PSK模塊ASK/PSK模塊的功能見(jiàn)表1。A為ASK的二進(jìn)制基帶信號(hào)，P為PSK的二進(jìn)制基帶信號(hào)。這樣，將ASK和PSK調(diào)制放在一個(gè)模塊里設(shè)計(jì)，用K、A、P三個(gè)鍵控制不同調(diào)制信號(hào)的生成。仿真結(jié)果如圖11所示。具體電路圖如圖10所示。由以上可得，系統(tǒng)需要使用6位地址線8位數(shù)據(jù)線的ROM作為數(shù)據(jù)存儲(chǔ)器。設(shè)計(jì)中所用D/A轉(zhuǎn)換器為8位，其數(shù)據(jù)空間是0——255，可以利用公式“=*（1+B1）”來(lái)映射數(shù)據(jù)，影射后的數(shù)據(jù)為小數(shù)，還須對(duì)其取整，輸入公式 “=INT（C1）”。之后輸入公式“=sin((A1/64)*2*)”，再利用下拉單元格的方式，得到各個(gè)地址單元所對(duì)應(yīng)得正弦函數(shù)值。由以上知，當(dāng)輸入的頻率控制字為F時(shí)，輸出正弦波的頻率為：fout = F* fSIN = F*fclk/2M基于以上DDS原理，系統(tǒng)選擇16位的累加器。fclk 為系統(tǒng)的時(shí)鐘。N為信號(hào)數(shù)據(jù)的位數(shù)。本系統(tǒng)的正弦信號(hào)發(fā)生器模塊就是基于DDS技術(shù)設(shè)計(jì)的。通過(guò)VHDL包裝生成的分頻器模塊及其波形仿真圖如下面兩圖所示。512分頻所得時(shí)鐘作為正弦信號(hào)發(fā)生器的時(shí)鐘，16384分頻所得時(shí)鐘則作為整個(gè)系統(tǒng)的基帶信號(hào)。 分頻器設(shè)計(jì)根據(jù)題目中載波頻率小于30kHZ的要求，生成載波信號(hào)的正弦信號(hào)發(fā)生器選擇16位累加器，則其需要的時(shí)鐘在30kHZ以上即可。3 系統(tǒng)設(shè)計(jì)本系統(tǒng)設(shè)計(jì)包含分頻器、正弦信號(hào)發(fā)生器、ASK/PSK模塊、FSK模塊、三選一多路選擇器、數(shù)模轉(zhuǎn)換、濾波器、電平移位
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