綜合課程設(shè)計(jì)-基于fpga的調(diào)制信號(hào)ask、fsk、psk的設(shè)計(jì)與實(shí)現(xiàn)(參考版)
2024-08-22 07:35本頁面
【正文】 END SYN。 sub_wire2(0, 7) = sub_wire4(7)。 sub_wire2(0, 5) = sub_wire4(5)。 sub_wire2(0, 3) = sub_wire4(3)。 sub_wire2(0, 1) = sub_wire4(1)。 sub_wire2(1, 7) = sub_wire3(7)。 sub_wire2(1, 5) = sub_wire3(5)。 sub_wire2(1, 3) = sub_wire3(3)。 sub_wire2(1, 1) = sub_wire3(1)。 sub_wire2(2, 7) = sub_wire1(7)。 sub_wire2(2, 5) = sub_wire1(5)。 sub_wire2(2, 3) = sub_wire1(3)。 sub_wire2(2, 1) = sub_wire1(1)。 sub_wire1 = data2x(7 DOWNTO 0)。 sub_wire3 = data1x(7 DOWNTO 0)。 SIGNAL sub_wire4 : STD_LOGIC_VECTOR (7 DOWNTO 0)。 SIGNAL sub_wire2 : STD_LOGIC_2D (2 DOWNTO 0, 7 DOWNTO 0)。 SIGNAL sub_wire0 : STD_LOGIC_VECTOR (7 DOWNTO 0)。END MUX31。 sel : IN STD_LOGIC_VECTOR (1 DOWNTO 0)。 data1x : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。USE 。USE 。END behav。END IF。 THEN FOUT=FW0 。ARCHITECTURE behav OF F_SK ISBEGIN PROCESS(FW0,FW1,K) BEGIN IF K=39。 FOUT : OUT STD_LOGIC_VECTOR(15 DOWNTO 0) )。ENTITY F_SK IS PORT( FW0,FW1 : IN STD_LOGIC_VECTOR(15 DOWNTO 0)。USE 。END behav。 PSK調(diào)制 END IF。 THEN SOUT = SIN。 ELSIF P=39。 ELSE SOUT=SIN。039。039。END AP_SK。 K,A,P : IN STD_LOGIC。USE 。ASK/PSK模塊程序LIBRARY IEEE。 altsyncram_ponent : altsyncram GENERIC MAP ( clock_enable_input_a = BYPASS, clock_enable_output_a = BYPASS, init_file = , intended_device_family = Cyclone II, lpm_hint = ENABLE_RUNTIME_MOD=YES, INSTANCE_NAME=ROM1, lpm_type = altsyncram, numwords_a = 64, operation_mode = ROM, outdata_aclr_a = NONE, outdata_reg_a = UNREGISTERED, widthad_a = 6, width_a = 8, width_byteena_a = 1 ) PORT MAP ( clock0 = inclock, address_a = address, q_a = sub_wire0 )。 END COMPONENT。 address_a : IN STD_LOGIC_VECTOR (5 DOWNTO 0)。 width_byteena_a : NATURAL )。 widthad_a : NATURAL。 outdata_aclr_a : STRING。 numwords_a : NATURAL。 lpm_hint : STRING。 init_file : STRING。 COMPONENT altsyncram GENERIC ( clock_enable_input_a : STRING。END DATAROM。 inclock : IN STD_LOGIC 。USE 。USE 。END behav。 END IF。139。ARCHITECTURE behav OF REG32B IS BEGIN PROCESS(LOAD,DIN) BEGIN IF LOAD39。 DOUT : OUT STD_LOGIC_VECTOR(15 DOWNTO 0) )。ENTITY REG32B IS PORT( LOAD : IN STD_LOGIC。寄存器程序LIBRARY IEEE。ARCHITECTURE behav OF ADDER16 IS BEGIN S=A+B。
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