【正文】 或門D QClk圖33信號跳變檢測電路4正弦信號產(chǎn)生 用數(shù)字電路和DAC變換器可以產(chǎn)生要求的模擬信號。跳變檢測將跳變檢測引入正弦波的產(chǎn)生中，可以使每次基帶碼元上升沿或下降沿到來時應(yīng)輸出波形位于正弦波形的0相位處，此電路的設(shè)計主要是便于觀察，確保示波器上成為一個連續(xù)的波形。當(dāng)信號為1時，波形與f1相同，說明數(shù)據(jù)選擇器選擇了f1這路數(shù)據(jù)。數(shù)據(jù)分配器的功能：將傳送來的或處理后的信息分配到各通道去。m序列產(chǎn)生器的電路結(jié)構(gòu)如圖。在這里用一種帶有兩個反饋抽頭的3級反饋移位寄存器得到一串“1110010”循環(huán)序列，并采取措施防止進入全“0”狀態(tài)。在硬件中可使用移位寄存器來產(chǎn)生。3．在周期為p=21的m序列中，總共有2個游程，有一個長度為n的1游程，一個長度為n1的0游程。它具有如下性質(zhì)： 1．序列的平衡性：m序列一個周期中“1”的個數(shù)比“0” 多1，且1的個數(shù)為2n1，0的個數(shù)為2n11。 2 m序列產(chǎn)生器n級線性移位寄存器，經(jīng)過適當(dāng)?shù)某轭^反饋和模2加法器能產(chǎn)生序列的最大可能周期是p=21，這樣的序列叫最長線性反饋移位寄存器序列或m序列。異或門模n計數(shù)器F0/()2分頻器F0/(2N1)圖31 分頻器如上圖，、一個模N計數(shù)器和一個二分頻器組成。整數(shù)分頻器的實現(xiàn)非常簡單，可采用標準的計數(shù)器，也可以采用可編程邏輯器件設(shè)計實現(xiàn)。 功能模塊設(shè)計1 分頻器在數(shù)字邏輯電路設(shè)計中，分頻器是一種基本電路。整個系統(tǒng)的輸入時鐘，在硬件中是由晶體震蕩器完成的。將其變換成具有一定寬度的矩形波，并經(jīng)低通濾波器濾除高次諧波，便能得到對應(yīng)于原數(shù)字信號的基帶脈沖信號。這就是過零檢測的基本思想，其原理如圖所示。原理圖如下：帶 通濾波器乘法器低 通濾波器抽樣脈沖輸出輸入 帶 通濾波器乘法器本地載波f2低 通濾波器抽 樣判決器本地載波f1圖25相干解調(diào)原理圖 非相干解調(diào)非相干解調(diào)與相干解調(diào)不同，它是利用脈沖檢測已調(diào)信號的周期，以區(qū)分已調(diào)信號的高低電平，從而判斷已調(diào)信號。 2FSK解調(diào)2FSK信號常用的解調(diào)方法為相干解調(diào)和非相干解調(diào) ，另外還有鑒頻法等。這些特點主要是：第一，數(shù)字調(diào)制信號的產(chǎn)生，除把數(shù)字的調(diào)制信號當(dāng)作模擬信號的特例而直接采用模擬調(diào)制方式產(chǎn)生數(shù)字調(diào)制信號外，可以采用鍵控載波的方法。2FSK輸出載波f1載波f2二進制數(shù)據(jù)圖24 鍵控法 理論上數(shù)字調(diào)制與模擬調(diào)制在本質(zhì)上沒有什么不同，它們都是屬正弦波調(diào)制。圖23 模擬調(diào)頻 鍵控法鍵控法是利用受矩形脈沖序列控制的開關(guān)電路對兩個不同的獨立頻率源進行選通。若兩個載頻之差|f1 f2|≤fs，則出現(xiàn)單峰；所需傳輸帶寬 BFSK=|f1 f2|+2fs 2FSK調(diào)制 模擬調(diào)頻2FSK信號可利用一個矩形脈沖序列對一個載波進行調(diào)頻而獲得，這是頻率鍵控通信方式早期采用的實現(xiàn)方法，被稱為模擬調(diào)頻。抽樣判決器的任務(wù)是在給定時刻上比較各檢波器輸出的電壓，并選出最大者作為輸出。各帶通濾波器的中心頻率就是多個載波的頻率。于是，當(dāng)一組組二進制碼輸入時，經(jīng)相加器送出的便是一個多進制頻率鍵控的波形。圖中，串并變換器和邏輯電路將一組輸入二進制碼轉(zhuǎn)換成有多種狀態(tài)的多進制碼。輸出輸入f2f1fM相加器門電路門電路門電路邏 輯 電 路接 收濾波器抽樣判決器檢波器檢波器檢波器帶通f1帶通f2帶通fm邏輯電路 信道串/并變換 MFSK是多進制數(shù)字頻率調(diào)制，簡稱多頻制。顯然，增大碼元寬度，就會增加碼元的能量，并能減少由于信道特性引起的碼間干擾的影響等。根據(jù)以上2FSK信號的產(chǎn)生原理，已調(diào)信號的數(shù)學(xué)表示式為eo(t)=Σang(tnTs)cos(ω1t+Φn)+ Σang(tnTs)cos(ω2t+θn) (21)式中g(shù)(t)為單個矩形脈沖，脈寬為Ts1概率為（1P）0概率為 P= (22)的反碼 0 概率為（1P）1 概率為 P= (23)，分別為第n個信號碼元的初相位由于多進制數(shù)字調(diào)制是使被調(diào)參數(shù)在一個碼元間隔內(nèi)有多個可能取值，因此與二進制數(shù)字調(diào)制相比，多進制數(shù)字調(diào)制具有以下兩個優(yōu)點：(1)在相同的碼元傳輸速率下，多進制系統(tǒng)的信息傳輸速率顯然比二進制的高。圖21 2FSK波形2FSK是二進制頻移鍵控，2FSK信號的“0”符號對應(yīng)于載頻ω1，而“1”符號對應(yīng)于載頻ω2。在中低速數(shù)據(jù)傳輸中得到了廣泛的應(yīng)用。第二章 FSK調(diào)制解調(diào)方法 FSK調(diào)制方法 2FSK與MFSK調(diào)制FSK又稱頻移鍵控，它是利用載頻頻率的變化來傳遞數(shù)字信息。在Max+Plus Ⅱ中實現(xiàn)2FSK系統(tǒng)時，主要采用圖形輸入和文本輸入（VHDL語言編程）相結(jié)合的方式進行，具體的模塊設(shè)計都是采用VHDL語言編寫，整個系統(tǒng)的實現(xiàn)則是采用圖形輸入。本論文就是用FPGA來實現(xiàn)2FSK的調(diào)制解調(diào)算法。VHDL語言的斷言語句可用來描述設(shè)計本身的約束信息，支持設(shè)計在描述中的書寫錯誤和特殊約束，便于模擬調(diào)試，而且為綜合提供了重要信息。提供了將獨立的工藝集中于一個設(shè)計包的方法，便于作為標準的設(shè)計文檔保存，也便于設(shè)計資源的重復(fù)使用。支持傳輸延遲和慣性延遲，可以更準確地建立復(fù)雜的電路硬件模型。既支持同步電路，也支持異步電路，既支持同步方式，也支持異步方式。此外，VHDL較其他的硬件描述語言有如下優(yōu)越之處：支持從系統(tǒng)級到門級電路的描述，同時也支持多層次的混合描述；描述形式可以是結(jié)構(gòu)描述，也可以是行為描述，或者二者兼而有之。為了適應(yīng)未來的數(shù)字硬件技術(shù)，VHDL還提供了將新技術(shù)引入現(xiàn)有設(shè)計的潛力。為了克服以上不足，1985年美國國防部正式推出了VHDL(Very High Speed IC Hardware Description Language)語言，1987年IEEE采納VHDL為硬件描述語言標準(IEEE STD1076)。VHDL語言可讀性強，易于修改和發(fā)現(xiàn)錯誤。由于FPGA 具有可編程邏輯器件現(xiàn)場可編程的靈活性， 又具有門陳列器件功能強、高集成度和高速度的優(yōu)點， 因此在要求功能越來越強， 體積越來越小， 功耗越來越低的現(xiàn)代通信系統(tǒng)設(shè)計中被越來越廣泛的應(yīng)用。因此，F(xiàn)PGA的使用非常靈活。當(dāng)需要修改FPGA功能時，只需要一片EPROM即可。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。用戶可以根據(jù)不同的配置模式，采用不同的編程方式?？梢哉f，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。FPGA是ASIC電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一。FPGA可做其它全定制或半定制ASIC電路的中試樣片。在多極與非門結(jié)構(gòu)中的與門是可編輯的，它起著邏輯連接和布線的作用，而在其他算術(shù)功能方面，F(xiàn)PGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個新概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block)、輸入輸出模塊IOB(Input Output Block)和內(nèi)部連線(Interconnect）三個部分。Altera公司的與非門結(jié)構(gòu)基于一個“與或異或“邏輯塊。多路的開關(guān)結(jié)構(gòu)中，同一函數(shù)可以用不同的形式來實現(xiàn)，取決于選擇控制信號和輸入信號的配置。多路開關(guān)型FPGA的代表是Actel公司的ACT系列FPGA。在多路開關(guān)型FPGA中，可編輯模塊是可配制的多路開關(guān)。多個輸入的查找表可以實現(xiàn)多個輸入項的組合邏輯函數(shù)，這樣的函數(shù)有許多。輸入項的邏輯函數(shù)可以由有一個8位容量的SRAM實現(xiàn)，函數(shù)值存放在SRAM中，SRAM的地址線起輸入線的作用，地址即輸入的變量值，SRAM的輸出為邏輯函數(shù)值，由連線開關(guān)與其他功能模塊連接。查找表型FPGA可編程邏輯塊是查找表，由查找表構(gòu)成函數(shù)發(fā)生器，通過查找表來實現(xiàn)邏輯函數(shù)。不同廠家生產(chǎn)不同型號的FPGA都有各自的特色，就結(jié)構(gòu)來分析，基本由3部分組成，即可編輯邏輯塊（CLB——Configurable Logic Block），輸入輸出單元（IOB——I/O Block）和可編程連線（IR——Interconnect Resource）。 VHDL。the second chapter tells the details of FSK modulation and demodulation basic principle, including various modulation and demodulation method of FSK,and power spectral density third chapter began to design each unit devices of the 2FSK modulation and fourth chapter began to introduce MAX + PLUS II software,using this software to realize the algorithm of 2FSK modulation and demodulation,including programming the algorithm of the function module and timing simulation.The purpos