基于fpga的dpsk的調(diào)制與解調(diào)設(shè)計與仿真-文庫吧資料
2024-11-20 15:32本頁面
【正文】 應(yīng)用得非常廣泛?，F(xiàn)在大多數(shù)專用的 DDS芯片的位數(shù)都在 24～ 32位之間，這里取 N=32。即由加法器 lpm_add_sub和乘法器 lpm_mult及累加器 altaccumulate模塊構(gòu)成。查找表把輸入的址信息映射成正 (余 )弦波的數(shù)字幅度信號，同時輸出到數(shù)模轉(zhuǎn)換器 DAC 的輸入端， DAC輸出的模擬信號經(jīng)過低通濾波器 (LPF)，可得到一個頻譜純凈的正 (余 )弦波。～ 360176。相位寄存器的輸出與相位控制字相加，其結(jié)果作為正 (余 )弦查找表的地址。 頻率控制字 M 和相位控制字分別控制 DDS 輸出正 (余 )弦波的頻率和相位。 圖 ： DDS 系統(tǒng)的基本原理圖 圖 DDS 的核心單元，它可以采用 CPLD/FPGA 來實現(xiàn)。 DDS 原理結(jié)構(gòu)圖和基本參數(shù) 1 DDS 的結(jié)構(gòu)原理 DDS 的基本原理是利用有限的離散數(shù)據(jù)，通過查表法得到信號的幅值，通過數(shù)模轉(zhuǎn)換器D／ A 后生成連續(xù)波。 DDS 具有相對帶寬寬、頻率轉(zhuǎn)換時間短、頻 率分辨率高、輸出相位連續(xù)、可產(chǎn)生寬帶正交信號及其他多種調(diào)制信號等優(yōu)點(diǎn)，已成為現(xiàn)代頻率合成技術(shù)中的姣姣者。 (a) 7 第三章 DDS 設(shè)計原理及 FPGA 的實現(xiàn) DDS 基本原理簡介 隨著現(xiàn)代電子技術(shù)的不斷發(fā)展，在通信系統(tǒng)中往往需要在一定頻率范圍內(nèi)提供一系列穩(wěn)定和準(zhǔn)確的頻率信號，一般的振蕩器己不能滿足要求，這就需要頻率合成技術(shù)。 表 21 2PSK、 2DPSK信號的碼元相位關(guān)系 ?90? 6 圖 22 絕對碼相對碼相位比較 DPSK 信號的產(chǎn)生 如圖所示。 B 方式下，每個碼元的載波相位相對于參考相位可取 ，所以其相鄰碼元之間必然發(fā)生載波相位的跳變，接收端可以據(jù)此確定每個碼元的起止時刻（即提供碼元定時信息），而 A方式卻可能存在前后碼元載波相位連續(xù)。但是絕對移相波形規(guī)律比較簡單，而相對移相波形規(guī)律比較復(fù)雜。向量差是指前一碼元的終相位與本碼元初相位比較，是否發(fā)生了相位的變化，而相位差是值 前后兩碼元的初相位是否發(fā)生了變化。 差分相移鍵控（ DPSK）是利用相鄰二個碼元的載波信號初始相位的相對變化來表示所傳輸?shù)拇a元。 第二章 DPSK 調(diào)制原理 差分相移鍵控的基本原理 差分相移鍵控（ Differential Phase Shift Keying， DPSK）是一種最常用的相對調(diào)相方式，采用非相干的相移鍵控形式。調(diào)制后的數(shù)據(jù)經(jīng)過數(shù)據(jù)位數(shù)的調(diào)整 ,送入數(shù)模轉(zhuǎn)換器 ,轉(zhuǎn)換成模擬信號后輸出 ,從而完成調(diào)制部分的工作。在本設(shè)計中，我們研究基于 FPGA的 DPSK載波調(diào)制的實現(xiàn)。在大多數(shù)情況下，數(shù)字調(diào)制是利用數(shù)字信號的離散值實現(xiàn)鍵控載波，對載波的幅度，頻率或相位分別進(jìn)行鍵控，便可獲得 ASK、 FSK、 PSK等。與模擬通信系統(tǒng)相比，數(shù)字調(diào)制和解調(diào)同樣是通過某種方式，將基帶信號的頻譜由一個頻率位置搬移到另一個頻率位置上去。 由于 VHDL 語言是一種描述 、 模擬 、綜合、優(yōu)化 和布線的標(biāo)準(zhǔn)硬件描述語言 ， 因此它可以使設(shè)計成果在設(shè)計人員之間方便地進(jìn)行交流和共享 ， 從而減小硬 件電路設(shè)計的工作量 ，縮短開發(fā)周期 。 在設(shè)計過程中 ， 設(shè)計人員可以建立各種可再次利用的模塊 ， 一個大規(guī)模的硬件電路的設(shè)計不可能從門級電路開始一步步地進(jìn)行設(shè)計 ， 而是一些模塊的累加 。當(dāng)硬件電路的設(shè)計描述完成以后 ， VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實現(xiàn) 。 （ 4） VHDL 語言的設(shè)計描述與器件無關(guān) 采用 VHDL 語言描述硬件電路時 ， 設(shè)計人員并不需要首先考慮選擇進(jìn)行設(shè)計的器件 。 VHDL 語言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型 ， 也支持用戶定義的數(shù)據(jù)類 型 ， 這樣便會給硬件描述帶來較大的自由度。 同時 ， VHDL語言也支持慣性延遲和傳輸延遲 ， 這樣可以準(zhǔn)確地建立硬件電路的模型 。 VHDL語言設(shè)計方法 靈活多樣，既支持自頂向下的設(shè)計方式，也支持自底向上的設(shè)計方式；既支持模塊化設(shè)計方法，也支持層次化設(shè)計方法。同時，它還具有多層次的電路設(shè)計描述功能。 VHDL 語言能夠稱為標(biāo)準(zhǔn)化的硬件描述語言并獲得廣泛應(yīng)用，它自身必然具有很多其 3 他硬件描述語言所不具備的優(yōu)點(diǎn)。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個 實體。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風(fēng)格與句法是十分類似于一般計算機(jī)高級語言。 1987 年底， VHDL 被 IEEE 和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。因此， FPGA的使用非常靈活。當(dāng)需要修改 FPGA功能時，只需換一片 EPROM 即可。掉電后， FPGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA能夠反復(fù)使用。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 可以說， FPGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一 [2]。 2 FPGA采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個部分。 FPGA簡介 FPGA（ Field－ Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在 PAL、 GAL、CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。FPGA 嵌入式系統(tǒng)不僅具有其他微處理器和單片機(jī)嵌入式系統(tǒng)的優(yōu)點(diǎn)和技術(shù)特性，而且還可能用并行算法操作，具有高速數(shù)字信號處理的能力，為實現(xiàn)系統(tǒng)的實時性提供了有利的支持， DSPamp。因此在小批量的產(chǎn)品開發(fā)、研究場合，成本很低。 FPGA 器件是八十年代中期出現(xiàn)的一種新概念 ,是倍受現(xiàn)代數(shù)字系統(tǒng)設(shè)計工程師歡迎的新一代系統(tǒng)設(shè)計方式。由于絕對移相方式存在相位模糊問題，所以在實際中主要采用相對移相方式。也是近年來應(yīng)用日趨廣泛的載波傳輸方式。數(shù)字相位調(diào)制是用數(shù)字基帶信號控制載波的相位，使載波的相位發(fā)生跳變的一種調(diào)制方式。因數(shù)字信號對載波參數(shù)的調(diào)制通常采用數(shù)字信號的離散值對載波進(jìn)行鍵控，故這三種數(shù)字調(diào)制方式被稱為幅移鍵控（ ASK）、頻移鍵控（ FSK）和相移鍵控（ PSK）。為使數(shù)字信號能在帶通信道
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