基于fpga的dpsk的調(diào)制與解調(diào)設(shè)計(jì)與仿真-wenkub.com
2024-11-08 15:32 本頁面
【正文】 end process。 xx=x。 then q=0。event and clk=39。 絕對碼輸出信號 end PL_DPSK2。 entity PL_DPSK2 is port(clk :in std_logic。 附錄 C. 相對碼－絕對碼轉(zhuǎn)換 VHDL 程序 library ieee。 end if。 xx=xx xor x。 then q=0。event and clk=39。 相對碼輸出信號 end PL_DPSK。 entity PL_DPSK is port(clk :in std_logic。 附錄 B. 絕對碼－相對碼轉(zhuǎn)換 VHDL 程序 library ieee。 end if。139。139。 17 end if。039。 if p=47 then x=39。f2=39。139。q=q+1。 then if q=0111 then f1=39。 載波信號 signal p:integer range 0 to 95。 已調(diào)制輸出信號 end CPSKT。 use 。 設(shè)計(jì)中存在的問題： (1)程序編譯時(shí)，存在管腳不出信號，與延時(shí)有關(guān)。 圖 412 絕對碼轉(zhuǎn)換為相對碼的 VHDL 程序仿真波 形 注：工程的所有源碼都列在附錄中，完整的工程文檔在電子稿“ PL_CPSK”文件夾中 總結(jié) 這次的畢業(yè)設(shè)計(jì)讓 我收獲良多，將以前所學(xué)的通信原理知識和 FPGA綜合起來運(yùn)用，并且應(yīng)用的如此實(shí)際。絕對碼轉(zhuǎn)換為相對碼的 VHDL程序仿真成功后的波形圖如圖 412 所示， clk為系統(tǒng)時(shí)鐘，當(dāng) start為高電平時(shí)，進(jìn)行絕對碼到相對碼的轉(zhuǎn)換，這時(shí)輸入的絕對碼是按 4個(gè) clk的周期為碼元長度，輸入的數(shù)字信號一定要注意這點(diǎn)。如圖 411所示為絕對碼轉(zhuǎn)換為相對碼的 VHDL程序設(shè)計(jì)流程圖。 DPSK 調(diào)制電路的 VHDL 建模與程序設(shè)計(jì) DPSK 調(diào)制電路方框圖模型 DPSK調(diào)制方框圖如圖 410 所示。在輸入的基帶信號 x應(yīng)為 2*Tc的整數(shù)倍，這樣利于與波形的分析觀察。 圖 42 CPSK 調(diào)制方框圖 首先將頻率為 fc的時(shí)鐘信號 CLK分頻產(chǎn)生兩路相位相反頻率為 fc/2的載波信號，在以q =4循環(huán)計(jì)數(shù)時(shí)， 從圖 43所示的流程圖可以知道 f1 與 f2的相位一直是相反的，頻率必然相同。 圖 41 FPGA 實(shí)現(xiàn)的總體框架 ??ka??kakb 10 調(diào)制電路的 VHDL 建模與程序設(shè)計(jì) CPSK 調(diào)制的 VHDL 建模 CPSK調(diào)制方框圖如圖 42 所示。因此，基于 FPGA的數(shù)字傳輸系統(tǒng)的研究具有重要的實(shí)際意義。它是作為專用集成電路 (ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn) 的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。隨著微電子技術(shù)和工藝的發(fā)展，數(shù)字集成電路從電子管、晶體管、中小規(guī)模集成電路、超大規(guī)模集 成電路 (VLSIC)逐步發(fā)展到今天的專用集成電路 (ASIC)。若要求 DDS系統(tǒng)精度高，相位累加器的位數(shù) N須較大。范圍內(nèi)的一個(gè)相位 點(diǎn)。每來一個(gè)時(shí)鐘脈沖，相位寄存器以步長 M遞增。 DDS 的原理框圖如圖 1 所示。直接數(shù)字頻率合成 (Direct Digital Frequency Synthesis， DDS)是把一系列數(shù)據(jù)量形式的信號通過 D／ A轉(zhuǎn)換器轉(zhuǎn)換成模擬量形式的信號合成技術(shù)。 圖 21 2DPSK 同樣 存在 A、 B 方式矢量圖 絕對碼 — 相對碼 (差分編碼 )： 絕對碼和相對碼之間的關(guān)系為： 若定義Δφ為 2DPSK方式下本碼元初相與前一碼元初相之差，并設(shè)Δφ＝π相→“ 1”、 Δφ＝ 0相→“ 0”，為了比較，設(shè) 2PSK 方式下φ＝π相→“ 0”、 φ＝ 0相→“ 1”，則數(shù)字信息序列與 2PSK、 2DPSK信號的碼元相位關(guān)系如表所示。按向量差和相位差畫出的 DPSK波形是不同的。它不需要在接收機(jī)端有相干參考信號，而且非相干接收機(jī)容易實(shí)現(xiàn)，價(jià)格便宜，因此在無線通信系統(tǒng)中廣泛使用。在設(shè)計(jì)過程 ， 調(diào)制設(shè)計(jì)中 ,待發(fā)送的數(shù)據(jù)首先通過差分編碼器 ,將絕對碼變?yōu)橄鄬Υa ,然后通過符號擴(kuò)展 ,與余弦波形相乘進(jìn)行 DPSK調(diào)制。不同的是，數(shù)字調(diào)制的基帶信號不是模擬信號而是數(shù)字信號。 這些模塊可以預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的存檔模塊 ， 將這些模塊存放在庫中 ， 就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用 [3]。這樣做的好處是可以使設(shè)計(jì)人員集中精力進(jìn)行電路設(shè)計(jì)的優(yōu)化 ， 而不需要考慮其他的問題 。 VHDL 語言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型 。此外， VHDL 語言能夠同時(shí)支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)實(shí)現(xiàn)，這事其他硬件語言所不能比擬的。這種將設(shè)計(jì)實(shí)體分為內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 加電時(shí)， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中 ，配置完成后， FPGA 進(jìn)入工作狀態(tài)。 FPGA的基本特點(diǎn)主要有： （ 1） 采用 FPGA設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片 ； （ 2） FPGA可做其它全定制或半定制 ASIC 電路的中試樣片 ； （ 3） FPGA內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳 ； （ 4） FPGA是 ASIC 電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一 ； （ 5） FPGA采用高速 CHMOS 工藝，功耗低 ， 可以與 CMOS、 TTL 電平兼容 。FPGA 單片機(jī)系統(tǒng)必將成為現(xiàn)代電子技術(shù)，計(jì)算機(jī)技術(shù)和移動通信技術(shù)的重要支柱。 FPGA 器件可反復(fù)編程，重復(fù)使用，沒有前期投資風(fēng)險(xiǎn)，且可以在開發(fā)系統(tǒng)中直接進(jìn)行系統(tǒng)仿真，也沒有工藝實(shí)現(xiàn)的損耗。 PSK分為絕對相移和相對相移。 數(shù)字信號對載波相位調(diào)制稱為相移鍵控（或相位鍵控），即 PSK（ PhaseShift Keying）。 【 關(guān)鍵詞 】 FPGA； DPSK； 調(diào)制
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