【正文】 位，要求在中頻數(shù)字化后實現(xiàn) DPSK數(shù)據(jù)解調。最好的方法是產生與載波（中頻）頻率相同的本地載波，根據(jù)直接數(shù)字頻率合成（ Direct Digital Synthesizer,DDS)的原理，產生 70MHz 的標準中頻載波。 DPSK 的調制、下變頻運算，其實是一個簡單的頻譜搬移過程，調制信號的頻譜形狀不發(fā)生任何變化。載波頻率一般較高，比較利于無線傳輸。因此，需要仿真出中頻采樣后的 DPSK已調信號。 華北水利水電 大學畢業(yè)設計 20 DPSK 信號調制 DPSK 解調系統(tǒng)的 FPGA 設計與實現(xiàn)需要在 FPGA 平臺上實現(xiàn)對中頻采樣 DPSK 數(shù)字信號的解調，需要利用 MATLAB 仿真輸入 FPGA 芯片的數(shù)字信號。常用的帶寬度量方法是使用 3db 帶寬（半功率帶寬）刻畫頻譜的分散程度。信號的帶寬有多種定義，一個常用的定義為：信號能量或功率的主要部分集中的頻率范圍。 2)再通過碼反變換器變換為絕對碼 ,從而恢復出發(fā)送的二進制數(shù)字信息 圖 DPSK 信號調制過程波形圖 上圖表示的是 DPSK 的時域波形圖，信號的頻譜特性更能體現(xiàn)無線信號的特征。 圖 DPSK 解調總體原理圖 DPSK 方式是用前后相鄰碼元的載波相對相位變化來表示數(shù)字信息 假設前后相鄰碼元的載波相位差為 v 功 ,可定義一種數(shù)字信息與 v 價之間的關系為 0??? 表示數(shù)字信息 0 ???? ? 表示數(shù)字信息 1 則一組二進制數(shù)字信息與其對應的 DPSK 信號的載波相位關系如下所示 : 二進制數(shù)字信息： 1 1 0 1 0 0 1 1 1 0 DPSK 信號相位： 0 ? 0 0 ? ? ? 0 ? 0 0 或 : ? 0 ? ? 0 0 0 ? 0 ? ? 數(shù)字信息與 ?? 之間的關系也可以定義為 0??? 表示數(shù)字信息 1 華北水利水電 大學畢業(yè)設計 19 ???? 表示數(shù)字信息 0 DPSK 信號的實現(xiàn)方法 :首先對二進制數(shù)字基帶信號進行差分編碼 ,將絕對碼表示二進制信息變換為用相對碼表示二進制信息 ,然后再進行絕對調相 ,從而產生二進制差分相位鍵控信號 DPSK 信號。其中載波同步環(huán)用于在接收端恢復出與發(fā)射端同頻同相的載波信號，以便接收端的相干解調；位同步環(huán)則用于在接收端恢復出與發(fā)射碼率相同的位同步時鐘信號號，以確保每個數(shù)據(jù)位只采樣一次，且在眼圖張開最大處采樣，以保證采樣時的信噪比最高。 ３） 由 MATLAB 軟件設計出相應的數(shù)字信號處理系統(tǒng)，并在 MATLAB 軟件中直接將MATLAB 代碼轉換成 VHDL 或 Verilog HDL 語言代碼，在 ISE 或 QuartusⅡ等開 發(fā)環(huán)境中直接嵌入這些代碼即可。 圖 modelsim 軟件工作的主界面圖 華北水利水電 大學畢業(yè)設計 15 MATLAB 軟件 主要功能 的設計與仿真 特點及優(yōu)勢 : 1) 友好的工作平臺和編程環(huán)境； 2) 簡單易用的程序語言 3) 強大的科學計算機數(shù)據(jù)處理能力 4) 出色的圖形處理功能 5）應用廣泛的模塊集合工具箱 6)使用的程序接口和發(fā)布平臺 7)包括用戶界面的應用軟件開發(fā) 軟件界面如圖： 華北水利水電 大學畢業(yè)設計 16 圖 matlab 軟件工作的主界面圖 FPGA 設計 流程 FPGA 的設計流程大致可以分為以下幾步： １、設計準備 ２、設計輸入 ３、設計綜合 ４、功能仿真 ５、設計實現(xiàn) ６、布局布線后仿真 ７、程序下載 華北水利水電 大學畢業(yè)設計 17 如圖所示 ： 圖 FPGA的設計流程圖 MATLAB 與 ISE的聯(lián)合使用 MATLAB 與 ISE 的聯(lián)合使用過程中 ，通常使用 MATLAB 輔助 FPGA 設計，一般情況下分為三類： １） 由 MATLAB 軟 件仿真、設計出來的參數(shù)直接在 FPGA 設計中實現(xiàn)。 SE 版和 OEM 版在功能和性能方面有較大差別，比如對于大家都關心的仿真速度問題，以 Xilinx 公司提供的 OEM 版本 ModelSim XE 為例，對于代碼少于 40000 行的設計，ModelSim SE 比 ModelSim XE 要快 10 倍；對于代碼超過 40000 行的設計， ModelSim SE要比 ModelSim XE 快近 40 倍。 可以單獨或同時進行行為（ behavioral）、 RTL 級、和門級（ gatelevel）的代碼。 ASIC Sign off。 支持 SystemVerilog 的設計功能； C 和 Tcl/Tk 接口， C 調試； 華北水利水電 大學畢業(yè)設計 14 源代碼 模版和助手，項目管理； RTL 和門級優(yōu)化， 本地編譯 結構，編譯仿真速度快，跨平臺跨版本仿真； 它采用直接優(yōu)化的 編譯技術 、 Tcl/Tk 技術、和單一內核仿真技術，編譯仿真速度快，編譯的代碼與平臺無關，便于保護 IP 核，個性化的圖形界面和 用戶接口 ，為用戶加快調錯提供強有力的手段，是FPGA/ASIC 設計 的首選 仿真軟件 。 VHDL 的基本結構與語法 一個 VHDL 設計由若干個 VHDL 文件構成，每個文件主要包含如下三個部分中的一個 或全部： 1） 程序包（ Package）； 2） 實體（ Entity）； 3） 構造體（ Architecture）； 4）庫 (library)； FPGA 開發(fā)環(huán)境介紹 ISE 開發(fā)套件 Xilinx 目前是世界上最大的 FPGA/CPLD 生產商之一，由早期的 Fundation 系列逐步發(fā)展了今天日益成熟的集成軟件環(huán)境 (Integrated Software Environment， ISE)系列，它集成了從設計輸入、仿真、邏輯綜合、布局布線與實現(xiàn)、時序分析、程序下載與配置、功耗分析等全面的設計流程所需要的工具。 （ 4）對于用 VHDL 完成的一個確 定的設計，可以利用 EDA 工具進行邏輯綜合和優(yōu)化，并自動的把 VHDL 描述設計轉變成門級網(wǎng)表。 （ 3） VHDL 語句的行為描述能力和程序結構決定了他具有支持大規(guī)模設計的分解和已華北水利水電 大學畢業(yè)設計 12 有設計的再利用功能。強大的行為描述能力是避開具體的器件結構，從邏輯行為上描述和設計大規(guī)模 電子系統(tǒng) 的重要保證。 VHDL 和 Verilog 作為 IEEE 的工業(yè)標準硬件描述語言，得到眾多 EDA 公司支持，在電子工程領域，已成為事實上的 通用 硬件描述語言。自 IEEE1076（簡稱 87 版 )之后，各 EDA 公司相繼推出自己的 VHDL 設計環(huán)境，或宣布自己的設計工具可以和 VHDL 接口。 VHDL 語言 VHDL（ VeryHighSpeed Integrated Circuit HardwareDescription Language）誕生于 1982年。所華北水利水電 大學畢業(yè)設計 11 以筆者建議，你作重于集成電路的設計，則只需 Verilog HDL 就可以了，若你要進行大規(guī)模系統(tǒng)設計，則你就必須學習 VHDL。而 VHDL 的邏輯綜合就較之 Verilog HDL 要出色一些。 1990 年 CADENCE 公司公開發(fā)表了 Verilog HDL,并成立 LVI 組織以促進 Verilog HDL 成為 IEEE 標準，即 IEEE Standard 13641995。 1985 年 Moorby 推出它的第三個商用仿真器 VerilogXL,獲得了巨大的成功，從而使得 Verilog HDL 迅速得到推廣應用。此后 VHDL 在電子設計領域得到了廣泛的接受，并逐步取代了原有的非標準的硬件描述語言。在 1987 年底， VHDL被 IEEE 和 美國 國防部確認為標準硬件描述語言。 種類 主流的 HDL分為 VHDL 和 Verilog HDL。它雖然沒有圖形輸入那么直觀，但功能更強，可以進行大規(guī)模，多個芯片的數(shù)字系統(tǒng)的設計。顧名思義，硬件描述語言就是指對硬件電路進行行為描述、寄存器傳輸描述或者結構化描述的一種新興語言。 Spartans— 6的每個 Slice 包括 6個 6輸入的 LUT 和 8個寄存器（ FlipFlop),DPSK48A1硬核包括 1個 1818b it 的乘法器、 1個加法器和 1個累加器，每個 BRAM 可作為 1個 18Kbit的存儲器使用，也可以作為兩個獨立的 9Kbit 存儲器使用；每個 CMT 包括 2個 DCM 和 1個 DLL模塊。 先進功率管 理器技術方面 創(chuàng)新以及可選的 低功華北水利水電 大學畢業(yè)設計 9 耗內核使得 Spartan— 6系列 FPGA 能夠比前一代 Spartzan 系列功耗降低多達 65％ 。新的高性能集成存儲器控制器支持 DDR、 DDR DDR3和移動動 DDR 存儲器，硬內核的多端 口 總線結構能夠提供可預測的時序和高達 400MHZ 的性能 。 Sparan— 6系列 FPGA 的高效雙寄存器 6輸入 LUT 邏輯結構利用了可靠成熟的 Vinex 架構，支持跨平臺兼容性以優(yōu)化系統(tǒng)性能。 Spartan6 系列 Spartan6系列 FPGA 采用可靠的低功耗 45nn 以及 9層金屬布線工藝技術生產。 根據(jù)本實例設置參數(shù)如下圖： 圖 華北水利水電 大學畢業(yè)設計 8 圖 設置參數(shù) Xlinx 器件簡介 Spartan 系列器件 Spartan 系列使用于普通的工業(yè)、商業(yè)等 領域。 乘法器模塊 本設計中主要用到乘法器，簡單介紹下乘法器模塊。 ３、軟核（ Soft IP Core） 軟核是綜合前的寄存器傳輸級模型，即對電路的硬件語言描述 ；是已通過功能仿真的功能模塊，需要綜合后布局布線才能使用。 ２、固核（ Firm IP Core） 固核在 EDA 設計領域中是帶有平面規(guī)劃信息的網(wǎng)表。 通常 IP 核以提供方式可分為硬核、固核和軟核三類： １、硬核 (Hard IP Core) 硬核是設計人員不能對其修改的在 EDA 設計領域經(jīng)過驗證的設計版圖：系統(tǒng)設計對各個模塊的時 序嚴格要求；保護知識產權。加電后 FPGA 芯片將 EPROM 數(shù)據(jù)讀入到片內的 RAM 中， 配置完成后進入工作模式，斷電后， FPGA 恢復為白片，內部邏輯關系消失，以便反復使用。 關鍵詞： DPSK VHDL 相移鍵控 Matlab 中圖分類號： TN2401 華北水利水電 大學畢業(yè)設計 2 Design of DPSK demodulator based on FPGA Technology Abstract： Phase shift keying (PSK) is defined according to two levels so that the digital baseband signal to a carrier phase modulation between the two different values in the handover. PSK is an excellent modulation, the modulation in three ways (ASK, FSK, PSK) digital munication, on the bandwidth efficiency and noise performance, the PSK system is the best . DPSK(Differential Phase Shift Keying) phase PSK system in order to overe the problem of generating a fuzzy adjustment means . Since the PSK system is used to determine the absolute position carrier modulated data in the signal transmission process and the demodulation process , prone to phase inversion , the client can not accurately determine the demodulat