【正文】 (21) 信息傳輸速率 bR ，又稱為比特率或傳信率。 碼元傳輸速率 BR ，又稱為碼元速率或傳碼率。 PSK 載波傳輸系統(tǒng)調(diào)制原理 數(shù)字調(diào)制 數(shù)字調(diào)制的概念：用二進制（多進制）數(shù)字信號作為調(diào)制信號，去控制載波某些參量的變化，這種把基帶數(shù)字信號變換成頻帶數(shù)字信號的過程稱為數(shù)字調(diào)制，反之，稱為數(shù)字解調(diào) [13]。 信道：即信號傳輸?shù)男诺?，可以是光纖，電纜等有線媒介，也可以是空氣這類無線傳輸媒介。 設計輸入 修改設計 在系統(tǒng)測試 編 譯 仿真與定時分析 編 程 沈陽大學畢業(yè)設計（論文） No. 16 2 載波 傳輸系統(tǒng)原理 載波傳輸系統(tǒng)的基本構(gòu)成 一個實際可行的載波通信系統(tǒng)，至少應該包含三部分，信源、信道、信宿 [12]。 （ 4） 編 程與驗證： 用經(jīng)過仿真 確認后的編 程文件通過 編程 器（ Programmer）將設計下載到實際芯片中，最后測試芯片在系統(tǒng)中的實際運行性能。然后根據(jù)設定的參數(shù)和策略對設計項目進行網(wǎng)表提取、邏輯綜合和器件適配，并產(chǎn)生報告文件、延時信息文件及編程文件，供分析仿真和編程使用。 沈陽大學畢業(yè)設計（論文） No. 15 （ 1） 設計輸入：可以采用原理圖輸入、 HDL 語言描述、 EDIF 網(wǎng)表輸入及波形輸入等幾種方式。 Max+plusⅡ 設計流程 使用 Max+plusⅡ 軟件設計流程由以下幾部分組成。 （ 7）支持多種硬件描述語言。設計者可以從各種設計輸入、處理和校驗選項中進行選擇從而使設計環(huán)境用戶化，必要時，還可以根據(jù)需要添加新功能。 MAX+ plusⅡ 提供了豐富的庫單元，其中包括 74 系列的全部器件和多種特殊的邏輯宏功能 (Macro—Function) 以及參數(shù)化的兆功能 (Mage—Function)供設計者調(diào)用，大大減輕了設計者的工作量，縮短了設計周期。 MAX+ plusⅡ 軟件的設計輸入、處理與校驗功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快調(diào)試、縮短設計周期。 MAX+ plusⅡ 軟件可基于 48奔騰 PC 的 Windows NT3． 51或 4． 0Windows9x 下運行，也可在 Sun SPAC station， HP 9000 Se—ries700／800 和 IBM RISC Systenr／ 6000 工作站上運行。 MAX+ plusⅡ 的 Compiler還提供了強大的邏輯綜合與優(yōu)化功能，使用戶比較容易地將起設計集成到器件中。 （ 2）與結(jié)構(gòu)無關(guān)。 MAX+plusⅡ 軟件可以其它工業(yè)標準的設計輸入、綜合與校驗工具相連接。 本次設計選用的開發(fā)環(huán)境 MAX+PLUSII，其全稱為 Multiple Array and Programmable Logic User Systems[11]。 Max+plusⅡ 界面友好，使用便捷，被譽為業(yè)界最易用易學的 EDA 軟件。 表 1 VHDL 工具清單 公司名稱 模擬驗證工具 綜合工具 Cadence NC VHDL Encounter Mentor Graphics Modelsim Leonardo Spectrum Synopsys VCS DC FPGA Altera MAX+PLUSⅡ 或 Quartus Ⅱ Xilinx Foundation Express Elite 雖然 Altera 和 Xilinx 公司提供的工具都是面向它們自己的器件庫，但也支持標準 VHDL 源代碼設計及 網(wǎng)表文件的輸入和輸出。當然，二者經(jīng)常是集成在同一 EDA 工具之內(nèi)的 。 圖 2 VHDL 設計流程圖 支持 VHDL 研發(fā)的軟件工具 提供 VHDL 研發(fā)工具的公司有許多，在它們中間即有大型的 EDA 軟件公司，例如： Cadence、 Mentor Graphics 和 Synopsys,也有一些專業(yè)的課編程器件 沈陽大學畢業(yè)設計（論文） No. 13 生產(chǎn)商，例如 Altera 和 Xilinx 等。 最后，還需要對設計出的 ASIC 芯片或 FPGA 芯片的實際功能進行系統(tǒng)驗證。因此，綜合一個 VHDL 描述其結(jié)果醬依賴于描述風格。一般情況下，邏輯綜合算法都能夠優(yōu)化 RTL 電路 描述并形成一項具體的工藝。最后，對通過 RTL 模擬的設計進行邏輯綜合來產(chǎn)生門級網(wǎng)表文件。然后，把滿足要求的頂 沈陽大學畢業(yè)設計（論文） No. 12 層行為模型劃分為若干子結(jié)構(gòu)，即子系統(tǒng)，并重復上述建模和模擬驗證的過程直至設計的最底層。 VHDL 的設計流程 通常，一個 VHDL 設計總是從對一個數(shù)字系統(tǒng)提出 設計要求或指標開始。第二部分，設計實體（ entity），對系統(tǒng)的名稱和輸入輸出端口進行聲明。不過任何設計最終實現(xiàn)都是一個物理實現(xiàn)。 需要指出，在實際工程中，無論哪個領(lǐng)域，各級之間的邊 界都是難以 界定的，因為它們經(jīng)常是重疊的。通常，將這些模型分為三個領(lǐng)域，即行為領(lǐng)域、結(jié)構(gòu)領(lǐng)域和幾何領(lǐng)域。 綜上所述，我們有一個共同的目的就是想要在設計進程中用最少的花費和左手的時間獲得最大的可靠性。 在 VHDL 建模中，我們用模型 (model)這個術(shù)語來表示我們對一個系統(tǒng)的理解，這意味著同一系統(tǒng)有幾種形式的模型，并且每一模型都表示了不同方面的系統(tǒng)特點，例如，模型 1 用于表示系統(tǒng)的行為；模型 2 用于表示由子系統(tǒng)互連組成該系統(tǒng)的方式，即互連結(jié)構(gòu)。并且在使用子系統(tǒng)時，可以把它只作為一個抽象結(jié)構(gòu)看待而不必考慮它的細節(jié)。首先，通過設計一個抽象結(jié)構(gòu)來滿足設計要求；然后，把該結(jié)構(gòu)分解為一系列元件并通過互練來完成相同的功能；接著，每一個元件再被分解直至找到已有的能完成于最底層元件同樣功能的圖元為止；最終，所獲得的結(jié)果恰好是一個以圖元建造的分層復合系統(tǒng)。對較大的數(shù)字系統(tǒng)作為一個整體進行研究是極其復雜的，因此需要借助一些有效的方法來對這種復雜數(shù)字系統(tǒng)進行簡單化，這種有效的方法就是系統(tǒng)化的設計方法。第三部分，構(gòu)造體 (architecture)，同一實體的行為允許用多種不同描述方式的構(gòu)造體來實現(xiàn)，這里是 VHDL 建模中最重要的部分，這里的設計思路決定了最終的效果。 一個 VHDL 程序有三部分構(gòu)成：第一部分，列出設計此程序要用的的庫文件和程序包。而 VHDL 設計硬件電路時，設計者不必編寫邏輯，從而大大降低了設計的難度。這三級仿真貫穿著系統(tǒng)設計的全過程，從而可以在系統(tǒng)設計的早期發(fā)現(xiàn)設計中存在的問題。 （ 2）系統(tǒng)可大量采用 PLD 芯片 由于目前眾多制造 PLD 芯片的廠家，其工具軟件均支持 VHDL 的編程，所以利用 VHDL 設計數(shù)字系統(tǒng)時，可以根據(jù)硬件電路的設計需要，自行利用PLD 設計采用的 ASIC 芯片，而無需受通用元器件的限制。 VHDL 語言的特點 當電路系統(tǒng)采用 VHDL 語言設計硬件時，具有如下的特點 [10]： （ 1）采用自上而下的設計方法 沈陽大學畢業(yè)設計（論文） No. 9 即從系統(tǒng)總體要求出發(fā)，自上而下的逐步將設計的內(nèi)容細化，最后完成系統(tǒng)硬件的整體設計。 ABELHDL 從結(jié)構(gòu)上來說沒有 VHDL 清晰，可讀性也要稍微差一些。 VHDL 標準、規(guī)范，語法較為嚴格，采用 VHDL 的設計便于復用和交流， VHDL 所具有的類屬描述語句和子程序調(diào)用等功能，使設計者對完成的設計，不必改變源程序，只需改變類屬參數(shù)或函數(shù)，就可以改變設計的規(guī)模與結(jié)構(gòu) [9]。利用 VHDL 豐富的仿真語句和庫函數(shù)，對大系統(tǒng)在設計的早期可在遠離門級的高層次上進 沈陽大學畢業(yè)設計（論文） No. 8 行模擬，以利于設計者確定整個設計的結(jié)構(gòu)和功能的可行性。其基本結(jié)構(gòu)如圖 1 所示。 1996 年， IEEE 將電路綜合的標準程序與規(guī)格 VHDL，成為 VHDL 綜合標準 。 1988 年，美國國防部規(guī)定所有官方的 ASIC 設計必須以 VHDL為設計描述語言（美國國防部標準 MILSTD454L）。此后，便 出現(xiàn)了標準的 VHDL 語言。任何一種 EDA 工具，都需要一種硬件描述語言來作為其工作語言。 在 HDL（硬件描述語言）形成發(fā)展之前，已經(jīng)有了許多程序語言，如匯編、 C 語言 等。 現(xiàn)代計算機技術(shù)和微電子技術(shù)進一步發(fā)展和結(jié)合使得集成電路的設計出現(xiàn)了兩個分支。 沈陽大學畢業(yè)設計（論文） No. 6 1 VHDL概述 硬件描述語言 (VHDL) VHDL 語言的發(fā)展 EDA 技術(shù)是現(xiàn)代電子設計技術(shù)的核心。用 VHDL 編程實現(xiàn)傳統(tǒng)的電路功能已經(jīng)成為廣大電子硬件工程師的首選。 VHDL 程序的設計是本文最重要的部分。此外，在 PSK 的解調(diào)過程中有可能會出現(xiàn)相位模糊，即相干載波的相位與已調(diào)信號反相出現(xiàn)倒 π 現(xiàn)象，致使在接收端無法正確地解調(diào)出原始信號。因此， DPSK 誤碼率大約為 PSK 的 2 倍，隨著信噪比的增加，這種惡化程度也迅速增加。由于 DPSK 的諸多優(yōu)點， DPSK 技術(shù)被大量使用， 一般來說，因為信號波形間的相關(guān)性導致了 DPSK中錯誤的傳播 (相鄰碼元之間 )，所以 DPSK 信號的效 率要低于 PSK。在設計過程中，通過對通信原理的回顧和總結(jié)，以及查閱相關(guān)的信源信道編碼以及模數(shù)，數(shù)模轉(zhuǎn)換相關(guān)知識，達到設計有線相移載波傳輸?shù)哪康?，在不? 沈陽大學畢業(yè)設計（論文） No. 5 學習新的知識以及歸納復習老的知識的同時，提高自身對電子線路的設計能力。這三種數(shù)字調(diào)制方式在誤碼率，要求信噪比和抗噪聲性能等方面，以 PSK 性能最佳 ，因而， PSK 在中、高速傳輸數(shù)據(jù)時得到廣泛應用 [4]。不同的是，數(shù)字調(diào)制的基帶信號不是模擬信號而是數(shù)字信號。 本設計主要實現(xiàn)基于 FPGA 的 DPSK 載波傳輸?shù)臄?shù)字通信系統(tǒng)。FPGA 嵌入式系統(tǒng)不僅具有其他微處理器和單片機嵌入式系統(tǒng)的優(yōu)點和技術(shù)特性，而且還可能用并行算法操作，具有高速數(shù)字信號處理的能力，為實現(xiàn)系統(tǒng)的實時性提供了有利的支持， DSPamp。因此在小批量的產(chǎn)品開發(fā)、研究場合，成本很低。 FPGA 器件是八十年代中期出現(xiàn)的一種新概念 ,是倍受現(xiàn)代數(shù)字系統(tǒng)設計工程師歡迎的新一代系統(tǒng)設計方式。由于絕對移相方式存在相位模糊問題，所以在實際中主要采用相對移相方式。 沈陽大學畢業(yè)設計（論文） No. 4 也是近年來應用日趨廣泛的載波傳輸方式。數(shù)字相位調(diào)制是用數(shù)字基帶信號控制載波的相位，使載波的相位發(fā)生跳變的一種調(diào)制方式。因數(shù)字信號對載波參數(shù)的調(diào)制通常采用數(shù)字信號的離散值對載波進行鍵控，故這三種數(shù)字調(diào)制方式被稱為 幅移鍵控（ ASK）、頻移鍵控（ FSK）和相移鍵控（ PSK） [2]。為使數(shù)字信號能在帶通信道中傳輸，必須用數(shù)字信號對載波進行調(diào)制，其調(diào)制方式與模擬信號調(diào)制相類似。現(xiàn)場可編 程門陣列 ( FPGA)提供了實現(xiàn)數(shù)字信號處理的第三種解決方案 , 它結(jié)合了以上兩種方式的優(yōu)勢 , 具有開發(fā)周期短、設計方案修改方便、成本低、投資不存在風險問題等。隨著超大規(guī)模集成電路的發(fā)展 , 尤其是微電子技術(shù)和計算機技術(shù)的迅猛發(fā)展和廣泛應用 , 數(shù)字化成為目前通信技術(shù)發(fā)展的趨勢 , 它具有可靠性高、靈活性強、易大規(guī)模集成等優(yōu)點 , 日益受到重視。一個系統(tǒng)的通信質(zhì)量 , 很大程度上依賴于所采用的調(diào)制方式 [1]。 沈陽大學畢業(yè)設計（論文） No. 3 引 言 現(xiàn)代通信系統(tǒng)要求通信距離遠、通信容量大、傳輸質(zhì)量好。 modulation 。 VHDL。調(diào)制解調(diào)器主要包括碼型轉(zhuǎn)換和 PSK調(diào)制模塊的設計 ,解調(diào)采用差分相干解調(diào) ,所有設計基于 VHDL 語言編程 ,整個系統(tǒng)的功能在 Max+plusII 上調(diào)試通過 ,并在芯片上硬件實現(xiàn) ,具有較好的實用性和可靠性。 本設計以 MAX+plusII 為設計平臺， 從 FPGA 芯片的結(jié)構(gòu)出發(fā)編寫了VHDL 程序，并對程序進行了仿真運行，結(jié)果表明設計是符合要求的，本次設計基本達到了預期的目標。本文重點介紹 DPSK 調(diào)制解調(diào)器中的各個模塊的具體實現(xiàn)和相應的 VHDL 程序。整個設計基于ALTERA 公司的 MAX+PLUSII 開發(fā)平臺，并用單片 FPGA 芯片實現(xiàn)。隨著軟件無線電思想 的發(fā)展 ,將整個系統(tǒng)盡可能地集成于一個芯片的設計方法已經(jīng)呈現(xiàn)出強大的發(fā)展?jié)摿?,成為系統(tǒng)設計發(fā)展的主要方向。 沈陽大學畢業(yè)設計（論文）