【正文】 各個(gè)功能模塊連接起來構(gòu)成一個(gè)完整電路，頂層模塊可用 VHDL 輸入法設(shè)計(jì)，也可用原理圖輸入法設(shè)計(jì)。 圖 39: 紅綠燈信號(hào)控制電路 圖 39 顯示的是第三種狀態(tài)時(shí)東西方向紅燈亮、南北方向綠燈亮。 系統(tǒng)輸出信號(hào)： recount：產(chǎn)生重新計(jì)數(shù)的輸出使能控制信號(hào)； sign_state：產(chǎn)生輸出狀態(tài)信號(hào)； 19 red：負(fù)責(zé)紅色信號(hào)燈的顯示； green：負(fù)責(zé)綠色信號(hào)燈的顯示； yellow：負(fù)責(zé)黃色信號(hào)燈的顯示。程序如下（見附錄） 圖 38 是紅綠燈信號(hào)控制電路元件模塊圖。但為了配合高峰時(shí)段，防止交通擁擠，有時(shí)還必須使用手動(dòng)控制，即讓交通警察自行指揮交通。由圖可知 led 是 25 位的系統(tǒng)輸出信號(hào)，負(fù)責(zé)控制發(fā)光二極管的輸出，所以 25 位的輸 18 出信號(hào)可以分成七組控制發(fā)光二極管的顯示，其中“ 1”為點(diǎn)亮，“ 0”為熄滅。 圖 37: 倒計(jì)時(shí)控制電路時(shí)序圖 這段程序是采用的就是查表的方法并且利用發(fā)光二極管進(jìn)行倒計(jì)時(shí)顯示 ,如圖 37所示 :當(dāng)綠燈點(diǎn)亮開始計(jì)數(shù)后， load就會(huì)將減 1后的值賦給 t_ff，之后 t_ff又會(huì)從 case 語(yǔ)句中查找到相對(duì)應(yīng)的值再賦給 led 顯示所剩余的時(shí)間。 系統(tǒng)輸出信號(hào)： led：負(fù)責(zé)將計(jì)數(shù)數(shù)值轉(zhuǎn)換成 BCD 碼，并利用發(fā)光二極管顯示倒計(jì)時(shí)狀態(tài)； next_state：當(dāng)計(jì)數(shù)器計(jì)時(shí)完畢后，負(fù)責(zé)產(chǎn)生一個(gè)脈沖信號(hào)，作為下一個(gè)狀態(tài)的觸發(fā)信號(hào)。程序如下（見附錄） 圖 36 是倒計(jì)時(shí)控制電路元件模塊圖。因此，如果采用發(fā)光二極管作為倒計(jì)時(shí)的顯示裝置就會(huì)使司機(jī)和行人一目了然，同樣也能夠起到很好的提示作用。如此循環(huán)下去，道路就會(huì)暢通無阻了。 倒計(jì)時(shí)控制電路 通過日常生活中的觀察，我發(fā)現(xiàn)在一些交通路口已經(jīng)開 始使用倒計(jì)時(shí)顯示器，它們的作用就是用來提示車輛行人目前還有多長(zhǎng)時(shí)間信號(hào)燈會(huì)發(fā)生變化，這樣車輛行人就可以提前判斷是否有足夠的時(shí)間通過路口，進(jìn)而就可以避免很多意外事故的發(fā)生。 圖 35: 計(jì)數(shù)秒數(shù)選擇電路時(shí)序圖 由計(jì)數(shù)描述選擇電路的時(shí)序圖 (見圖 35)可以看出這段程序中定義了在正常車流量情況下，東西及南北方向紅燈、黃燈和綠燈需要維持的秒數(shù)分別是 15s、5s 和 25s。 系統(tǒng)輸出信號(hào)： load：負(fù)責(zé)產(chǎn)生計(jì)數(shù)器所需要的計(jì)數(shù)數(shù)值。程序如下（見附錄） 圖 34 是計(jì)數(shù)秒數(shù)選 擇電路的元件模塊圖。 計(jì)數(shù)秒數(shù)選擇電路 當(dāng)通過交通路口時(shí)，如果能在一個(gè)方向增添一個(gè)倒計(jì)時(shí)顯示器對(duì)車輛、行人加以提示，可能會(huì)有更好的效果。第二句是定義一個(gè)信號(hào)，它的位數(shù)就是 (scan_bit1),因?yàn)橹?scan_bit 設(shè)定的值為 2，所以信號(hào)的位數(shù)就是 2 位。 signal clk_scan_ff:std_logic_vector(scan_bit1 downto 0)。這就使設(shè)計(jì)的靈活性增強(qiáng)了。 在這段程序的設(shè)計(jì)過程中最大的特點(diǎn)就是引用了參數(shù)化的概念，即使用了常數(shù) (constant)。 圖 33 是時(shí)鐘脈沖發(fā)生電路通過 Quartus II 軟件仿真得到的仿真波形圖。 圖 32: 時(shí)鐘發(fā)生電路模塊圖 系統(tǒng)輸入信號(hào)： clk：由外部信號(hào)發(fā)生器提供 1kHZ 的時(shí)鐘信號(hào)； reset：系統(tǒng)內(nèi)部自復(fù)位信號(hào)。因此， hld1 時(shí)鐘發(fā)生電路最主要的功能就是產(chǎn)生一些穩(wěn)定的輸出信號(hào)，并將其用做后面幾個(gè)電路的使能控制與同步信號(hào)。 系統(tǒng)的模塊設(shè)計(jì) 時(shí)鐘脈沖發(fā)生電路 在紅綠燈交通信號(hào)系 統(tǒng)中，大多數(shù)的情況是通過自動(dòng)控制的方式指揮交通的。 圖 31 交通信號(hào)燈系統(tǒng)結(jié)構(gòu)圖 由交通信號(hào)燈系統(tǒng)結(jié)構(gòu)圖 (見圖 31)可知，該系統(tǒng)由 4 個(gè)子電路組成。這樣可以增加程序的調(diào)試速度，同時(shí)也能夠?qū)⒐ぷ骷?xì)分，以提高編程速度（見圖 31）。 外部硬件電路方面主要包括：兩組紅綠燈、兩組 LED 顯示器。 能實(shí)現(xiàn) 正常的倒計(jì)時(shí)顯示功能。主干道每次放行 25s，支干道每次放行 15s。 13 第 三 章 交通燈系統(tǒng)的設(shè)計(jì) 紅綠燈交通信號(hào)系統(tǒng)功能描述 在交通信號(hào)燈的設(shè)計(jì)中，系統(tǒng)功能設(shè)計(jì)要求主干道各設(shè)有一個(gè)綠、黃、紅指示燈。 數(shù)據(jù)流描述法采用并發(fā)信號(hào)賦值語(yǔ)句，而不是進(jìn)程順序語(yǔ)句。 當(dāng)用順序執(zhí)行結(jié)構(gòu)體的行為描述時(shí)，設(shè)計(jì)工程師可為實(shí)體定義一組狀態(tài)時(shí)序機(jī)制，不需要互連表，無須關(guān)注實(shí)體的電路組織和門級(jí)實(shí)現(xiàn)，這些完全由 EDA工具綜合生成，設(shè)計(jì)工程師只需注意正確的實(shí)體行為、準(zhǔn)確的函數(shù)模型和精確的輸出結(jié)果。行為描述在 EDA 工程中稱為高層次描述或高級(jí)描述，原因有以下兩點(diǎn)： (1)實(shí)體的行為描 述是一種抽象描述，而不是某一個(gè)器件，對(duì)電子設(shè)計(jì)而言，是高層次的概括，是整體設(shè)計(jì)功能的定義，所以稱為高層次描述。 VHDL 提供了配置語(yǔ)句用于描述各種設(shè)計(jì) 實(shí)體和元件之間連接關(guān)系以及設(shè)計(jì)實(shí)體和結(jié)構(gòu)體之間的連接關(guān)系 [13]。 在用 VHDL 描述硬件電路時(shí)，常常采用結(jié)構(gòu)描述方式和混合描述方式。 程序包的一般書寫格式如下： PACKAGE 程序包名 IS END [PACKAGE] 程序包名； 程序包首 PACKAGE BODY 程序包名 IS ┇ 程序包體 END [PACKAGE BODY] [程序包名 ]； 默認(rèn)配置 配置語(yǔ)句描述了層與層之間的連接關(guān)系，以及實(shí)體與構(gòu)造體之間的連接關(guān)系。設(shè)計(jì)者使用時(shí)只要用 USE子句進(jìn)行說明即可。 庫(kù) (LIBRARY)：庫(kù)是經(jīng)編譯后的數(shù)據(jù)的集合，它存放包集合定義、實(shí)體定義、結(jié)構(gòu)定義和配置定義。 子程序有兩種類型：過程 (PROCEDURE)和函數(shù) (FUNCTION)。 子程序被調(diào)用時(shí)，首先要初始化，執(zhí)行處理功能后，將處理結(jié)果傳遞給主程序。 PROCESS 語(yǔ)句的結(jié)構(gòu) [進(jìn)程標(biāo)號(hào) ] PROCESS [(敏感信號(hào)表 )] [IS] 10 [進(jìn)程說明語(yǔ)句 ] BEGIN 順序描述語(yǔ)句 END PROCESS [進(jìn)程標(biāo)號(hào) ]； 子程序 (SUBPROGRAM)： VHDL 程序與其他軟件語(yǔ)言程序中應(yīng)用子程序的目的是相似的，即能夠更有效地完成重復(fù)性的工作。與BLOCK 語(yǔ)句不同之處是，在系統(tǒng)仿真時(shí)， PROCESS 結(jié)構(gòu)中的語(yǔ)句是按順序逐條向下執(zhí)行的，而不像 BLOCK 語(yǔ)句那樣并發(fā)執(zhí)行。 BLOCK 塊語(yǔ)句的結(jié)構(gòu)： 塊標(biāo)號(hào)： BLOCK 接口說明 類屬說明 BEGIN 并行塊語(yǔ)句 END BLOCK(塊標(biāo)號(hào) )； 進(jìn)程 (PROCESS)： PROCESS 結(jié)構(gòu)是最能體現(xiàn) VHDL 語(yǔ)言特色的語(yǔ)句。 9 塊 語(yǔ) 句 ( B L O C K )元 件 例 化 語(yǔ) 句子 程 序 調(diào) 用 語(yǔ) 句信 號(hào) 賦 值 語(yǔ) 句進(jìn) 程 語(yǔ) 句 ( P R O C E S S )說 明 語(yǔ) 句結(jié) 構(gòu) 體 ( A R C H I T E C T U R E )功 能 描 述 語(yǔ) 句 圖 21: 結(jié)構(gòu)體構(gòu)造圖 塊、子程序和進(jìn)程 塊語(yǔ)句 (BLOCK)：在較大規(guī)模的電子系統(tǒng)設(shè)計(jì)中，傳統(tǒng)的硬件電路設(shè)計(jì)通常包括一張系統(tǒng)總電路原理圖和若干張子原理圖。結(jié)構(gòu)體對(duì)其基本設(shè)計(jì)單元的輸入和輸出關(guān)系可用以下三種方式進(jìn)行描述 ，即行為描述 (基本設(shè)計(jì)單元的數(shù)學(xué)模型描述 )、寄存器傳輸描述 (數(shù)據(jù)流描述 )和結(jié)構(gòu)描述 (邏輯元件連接描述 )。結(jié)構(gòu)體用于描述此設(shè)計(jì)實(shí)體的邏輯結(jié)構(gòu)和邏輯功能。 實(shí)體 設(shè)計(jì)實(shí)體是 VHDL 語(yǔ)言設(shè)計(jì)的基本單元，簡(jiǎn)單的可以是一個(gè)與門，復(fù)雜的可以是一個(gè)微處理器或一個(gè)數(shù)字系統(tǒng)，其結(jié)構(gòu)基本是一致的，都是由實(shí)體說明和結(jié)構(gòu)體兩部分組成。在 VHDL 程序中，通常包含實(shí)體 (ENTITY)、結(jié)構(gòu)體 (ARCHITECTURE)、配置(CONFIGURATION)、包集合 (PACKAGE)和庫(kù) (LIBRARY)5 個(gè)部分。而且由于 8 這些結(jié)構(gòu)通常都由大量的觸發(fā)器組成，不僅使電路更復(fù)雜，工作速度降低，而且由于時(shí)序配合的原因可能導(dǎo)致不好的結(jié)果。 描述方法的合理選用 用 VHDL 進(jìn)行設(shè)計(jì)，其最終綜合出的電路的復(fù)雜程度除取決于設(shè)計(jì)要求實(shí)現(xiàn)的功能的難度外，還受設(shè)計(jì)工程師對(duì)電路的描述方法的影響。 即使最后綜合出的電路都能實(shí)現(xiàn)相同的邏輯功能，其電路的復(fù)雜程度和時(shí)延特性都會(huì)有很大的差別，甚至某些額外的電路還使得系統(tǒng)運(yùn)行效率達(dá)不到要求。要建立 VHDL 源代碼，設(shè)計(jì)者必須了解 VHDL 與綜合結(jié)果的關(guān)系。 （ 6） 用 VHDL 語(yǔ)言編寫的源程序便于文檔管理，用源代碼描述來進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)，既靈活方便，又便于設(shè)計(jì)結(jié)果的交流、保存和重用 [13]。 （ 4） 對(duì)于用 VHDL 完成的一個(gè)確定的設(shè)計(jì)，可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)地把 VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。 （ 2） VHDL 豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)功能的可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。強(qiáng)大的行為描述能力避開了具體的器件結(jié)構(gòu)， 是在邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 7 （ 5） VHDL 是一個(gè)標(biāo)準(zhǔn)語(yǔ)言，它的設(shè)計(jì)描述可以被不同的 EDA 工具所支持，可移植性強(qiáng)，易于共享和復(fù)用 [11]。 （ 3） VHDL 語(yǔ)言的數(shù)據(jù)類型豐富語(yǔ)法嚴(yán)格清晰 ,串行和并行通用 ,物理過程清楚。 VHDL 具有多層次描述系統(tǒng)硬件功能的能力。 VHDL 具有功能強(qiáng)大的語(yǔ)言結(jié)構(gòu) ,可以用簡(jiǎn)潔明確的代碼描述來進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)，而且覆蓋面廣 ,方法靈活。 硬件描述語(yǔ)言的主要優(yōu)點(diǎn)： VHDL 是一種全方位的硬件描述語(yǔ)言，包括系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次，支持結(jié)構(gòu)、數(shù)據(jù)流、行為 3 種描述形式的混合描述，因此 VHDL 幾乎覆蓋了以往各種硬件描述語(yǔ)言的功能，整個(gè)自頂向下或自底向上的電路設(shè)計(jì)過程都可以用 VHDL 來完成。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。除了含有許多具有硬件特征的語(yǔ)句外， VHDL 的語(yǔ)言形式、描述風(fēng)格以及語(yǔ)法是十分類似于一般的 計(jì)算機(jī)高級(jí)語(yǔ)言 。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來設(shè)計(jì) ASIC。 VHDL 翻譯成中文就是 超高速集成電路 硬件描述語(yǔ)言，主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。它在 80 年代的后期出現(xiàn)。強(qiáng)大的現(xiàn)代國(guó)防必須建立在自主開發(fā)的基礎(chǔ)上，因此，廣大電子工程技術(shù)人員應(yīng)該盡早掌握這一先進(jìn)技術(shù)，這不僅是提高設(shè)計(jì)效率和我國(guó)電子工業(yè)在世界市場(chǎng)上生存、竟?fàn)幣c發(fā)展的需要，更是建立強(qiáng)大現(xiàn)代國(guó)防的需要 [6]。 傳統(tǒng)機(jī)電設(shè)備的電器控制系統(tǒng)，如果利用 EDA 技術(shù)進(jìn)行重新設(shè)計(jì)或進(jìn)行技術(shù)改造，不但設(shè)計(jì)周期短、設(shè)計(jì)成本低，而且將提高產(chǎn)品或設(shè)備的性能，縮小產(chǎn)品體積，提高產(chǎn)品的技術(shù)含量，提高產(chǎn)品的附加值。系統(tǒng)可現(xiàn)場(chǎng)編程，在線升級(jí) 。 由于可編程邏輯器件性能價(jià)格比的不斷提高，開發(fā)軟件功能的不斷完善，而且由于用 EDA技術(shù)設(shè)計(jì)電子系統(tǒng)具有用軟件的方式設(shè)計(jì)硬件 。 與世界各知名高校相比，我國(guó)高等院校在 EDA 及微電子方面的教學(xué)和科研工作有著明顯的差距，我們的學(xué)生現(xiàn)在做的課程實(shí)驗(yàn)普遍 陳舊，動(dòng)手能力較差。用 HDL 進(jìn)行電子系統(tǒng)設(shè)計(jì)的一個(gè)很大的優(yōu)點(diǎn)是設(shè)計(jì)者可以專心致力于其功能的實(shí)現(xiàn)，而不需要對(duì)不影響功能的與工藝有關(guān)的因素花費(fèi)過多的時(shí)間和精力。HDL 是用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語(yǔ)言，它描述電子系統(tǒng)的邏輯功能、電 5 路結(jié)構(gòu)和連接方式。 PLD 的這些優(yōu)點(diǎn)使得 PLD 技術(shù)在20 世紀(jì) 90 年代以后得到飛速的發(fā)展，同時(shí)也大大推動(dòng)了 EDA 軟件和硬件描述語(yǔ)言 (HDL)的進(jìn)步 [9]。在 PCB 完成以后，還可以利用 PLD 的在線修改能力，隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。 FPGA 和 CPLD 分別是現(xiàn)場(chǎng)可編程門陣列和復(fù)雜可編程邏輯器件的簡(jiǎn)稱，兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，所以我們有時(shí)可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或 CPLD/FPGA. PLD是電子設(shè)計(jì)領(lǐng)域中最具活力和發(fā)展前途的一項(xiàng)技術(shù)， PLD 能完成任何數(shù)字器件的功能 [3]。其中，大規(guī)?？删幊踢壿嬈骷抢?EDA 技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的載體，硬件描述語(yǔ)言是利用 EDA 技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的主要表達(dá)手段，軟件開發(fā)工具是利用 EDA 技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的智能化的自動(dòng)設(shè)計(jì)工具，實(shí)驗(yàn)開發(fā)系統(tǒng)則是利用 EDA 技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的下載工具及硬件驗(yàn)證工具 [8]。 (3)軟件開發(fā)工具 。 EDA 技術(shù)涉及面很廣，內(nèi)容豐富，從教學(xué)和實(shí)用的角度看，主要應(yīng)掌握如下四個(gè)方面的