基于fpga的智能交通燈的設(shè)計畢業(yè)論文-文庫吧資料
2025-06-24 17:25本頁面
【正文】 合，可以方便地實現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。 Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。 Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。有些器件還提供一個能被編程的保密單元,可用來防止檢驗和讀出芯片中的程序,這對于保持芯片設(shè)計的專利、防止他人抄襲具有很大好處。(4) 成本下降采用FPGA設(shè)計數(shù)字系統(tǒng),由于所用器件少,用于器件測試及裝配的工作量也少,所以系統(tǒng)的成本將下降。(2) 高性能現(xiàn)在市場上提供的FPGA器件的性能超過了最快的標(biāo)準(zhǔn)分立邏輯器件的性能,而且一片F(xiàn)PGA芯片的功耗比分立器件組合而成的電路功耗要小得多。FPGA的基本結(jié)構(gòu)如圖1所示。每一個IOB控制一個引腳,可被配置為輸入、輸出激活雙向I/O功能。IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接,通常排列在芯片的四周。CLB是FPGA的主要組成部分,是實現(xiàn)邏輯功能的基本單元。根據(jù)編程方式,FPGA可分為一次編程和可重復(fù)編程兩種。從邏輯功能塊的結(jié)構(gòu)上分類,可分為查找表結(jié)構(gòu)、多路開關(guān)結(jié)構(gòu)和多級與非門結(jié)構(gòu)。細(xì)粒度FPGA的邏輯功能塊較小,資源可以充分利用,但連線和開關(guān)多,速度慢。FPGA的發(fā)展非常迅速,形成了各種不同的結(jié)構(gòu)。可編程邏輯器件的設(shè)計流程一般為設(shè)計準(zhǔn)備、設(shè)計輸入、功能仿真、設(shè)計處理、時序仿真、器件編程和測試等七個步驟。HDL程序資料量小,便于保存。(3)降低了硬件電路設(shè)計難度PLD使用HDL編程,避免編寫邏輯表達(dá)式或真值表,使設(shè)計難度大幅度下降,從而也縮短了設(shè)計周期。這種設(shè)計方法的主要特點(diǎn)為：(1)電路設(shè)計更趨合理硬件設(shè)計人員在設(shè)計硬件電路時使用PLD器件,就可以自行設(shè)計所需的專用功能模塊,而無需受通用元器件的限制,從而使電路設(shè)計更趨合理,其體積和功耗也大為減小。 為了提高開發(fā)效率和增加已有開發(fā)成果的可繼承性,縮短開發(fā)周期,各種新興的EDA開發(fā)工具開始涌現(xiàn),特別是硬件描述語言(HDL)的出現(xiàn),使得傳統(tǒng)的硬件電路設(shè)計方法發(fā)生了巨大的變革。這種自下而上設(shè)計法的仿真和調(diào)試工作要在系統(tǒng)的硬件開發(fā)完成以后才能進(jìn)行,因此存在的問題只有在后期才能發(fā)現(xiàn),一旦考慮不周,就要重新設(shè)計,使得設(shè)計費(fèi)用和設(shè)計周期大大增加。進(jìn)行各功能模塊的細(xì)化和電路設(shè)計。其主要思路是:根據(jù)系統(tǒng)對硬件的要求編制技術(shù)規(guī)格書,畫出系統(tǒng)流程圖。 (6)由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語言 , 因此它可以使設(shè)計成果在設(shè)計人員之間方便地進(jìn)行交流和共享, 從而減小硬件電路設(shè)計的工作量, 縮短開發(fā)周期。在設(shè)計過程中 , 設(shè)計人員可以建立各種可再次利用的模塊 , 一個大規(guī)模的硬件電路的設(shè)計不可能從門級電路開始一步步地進(jìn)行設(shè)計 , 而是一些模塊的累加。當(dāng)硬件電路的設(shè)計描述完成以后 ,VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實現(xiàn)。 (4) VHDL 語言的設(shè)計描述與器件無關(guān) 采用 VHDL 語言描述硬件電路時, 設(shè)計人員并不需要首先考慮選擇進(jìn)行設(shè)計的器件。VHDL 語言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會給硬件描述帶來較大的自由度。同時，VHDL 語言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。 既支持模塊化設(shè)計方法, 也支持層次化設(shè)計方法。此外 ,VHDL 語言能夠同時支持同步電路、異步電路和隨機(jī)電路的設(shè)計實現(xiàn), 這是其他硬件描述語言所不能比擬的。歸納起來 ,VHDL 語言主要具有以下優(yōu)點(diǎn)： (1)VHDL 語言功能強(qiáng)大 , 設(shè)計方式多樣 VHDL 語言具有強(qiáng)大的語言結(jié)構(gòu), 只需采用簡單明確的VHDL語言程序就可以描述十分復(fù)雜的硬件電路。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點(diǎn)。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。3 VHDL、FPGA、Quartus ii簡介 VHDL簡介 VHDL簡介VHDL 的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language，誕生于 1982 年。2．沒有考慮緊急車通過時，兩車道應(yīng)采取的措施，臂如，消防車執(zhí)行緊急任務(wù)通過時，兩車道的車都應(yīng)停止，讓緊急車通過。加上一個倒計時的顯示計時器來控制行車。有應(yīng)用單片機(jī)實現(xiàn)對交通信號燈設(shè)計的方法。 目前設(shè)計交通燈的方案有很多，有應(yīng)用CPLD設(shè)計實現(xiàn)交通信號燈控制器方法。而隨著各種控制器件的推出，交通燈控制電路得以更易實現(xiàn)并趨向智能化。其中，第一種類型以其成本低，設(shè)計簡單，安裝及維護(hù)方便等特點(diǎn)得到了廣泛應(yīng)用。智能的交通信號燈指揮著人和各種車輛的安全運(yùn)行,實現(xiàn)紅、黃、,為了保證交通秩序和行人安全,一般在每條道路上各有一組紅、黃、黃、綠交通燈的狀態(tài)轉(zhuǎn)換,指揮各種車輛和行人安全通行,實現(xiàn)十字路口城鄉(xiāng)交通管理自動化. 智能交通紅綠燈控制電路技術(shù)的現(xiàn)狀 通信號控制系統(tǒng)大體上分為三種類型：定周期的信號機(jī)、多時段且具有無電纜協(xié)調(diào)功能的微電腦型信號機(jī)以及聯(lián)網(wǎng)式自適應(yīng)多相位智能型信號機(jī)。 車輛的數(shù)量持續(xù)增加，不斷新建道路已不能很好地解決交通擁堵的現(xiàn)狀，這還需要好的交通疏導(dǎo)，但交通的問題日益突出，單單依靠人力來指揮交通已經(jīng)不可行了,所以，、暢通地通
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