【正文】 f=0000000。 ena_two=39。 then ena_one=39。process(reset,clk,ena_s)begin if reset=39。end process。 end if。 ena_s=39。139。) then if clk_scan_ff=scan_val1 then clk_scan_ff=00。event and clk=39。039。 then clk_scan_ff=00。beginprocess(reset,clk)begin if reset=39。signal ena_one:std_logic。signal clk_2hz_ff:std_logic_vector(two_hz_bit1 downto 0)。constant two_hz_val:positive:=125。constant scan_val:positive:=4。end。 ena_1hz:out std_logic。 clk:in std_logic。use 。use 。如果想增減信號的位數(shù)，只需要改動常數(shù)的賦值就可以了。第一句就是將scan_bit設(shè)為常數(shù)‘2’，這個數(shù)值是可以根據(jù)設(shè)計的需要任意設(shè)定的。例如程序中用到的：constant scan_bit:positive:=2。常數(shù)的定義和設(shè)置主要是為了使程序更容易閱讀和修改，只要改變了常量的數(shù)值，使用到該常數(shù)的地方都會隨著更新而使用新的常數(shù)值。從圖6又可以看出，當加入1kHZ的時鐘信號后，ena_1hz產(chǎn)生了周期為一秒的脈沖信號，flash_1hz產(chǎn)生了周期為一秒的脈沖時鐘信號。系統(tǒng)輸出信號：ena_scan：將外部的時鐘信號進行分頻處理；ena_1hz：產(chǎn)生每秒一個的脈沖信號；flash_1hz：產(chǎn)生每秒一個脈沖的時鐘信號。因此，hld1時鐘發(fā)生電路（見圖4）最主要的功能就是產(chǎn)生一些穩(wěn)定的輸出信號，并將其用做后面幾個電路的使能控制與同步信號。 紅綠燈交通信號系統(tǒng)的VHDL模塊 時鐘脈沖發(fā)生電路在紅綠燈交通信號系統(tǒng)中，大多數(shù)的情況是通過自動控制的方式指揮交通的。接收到重新計數(shù)的信號后計數(shù)秒數(shù)選擇電路就會負責產(chǎn)生計數(shù)器所需要的計數(shù)值，并將這一數(shù)值發(fā)送給倒計時控制電路，由它利用發(fā)光二極管顯示倒計時的狀態(tài)。圖3 交通信號燈系統(tǒng)模塊圖由圖3可以看出系統(tǒng)大體的工作程序是：首先由時鐘發(fā)生電路產(chǎn)生穩(wěn)定的時鐘信號，為下面三個子電路提供同步工作信號。北西東時鐘發(fā)生電路計數(shù)秒數(shù)選擇電路 紅綠燈信號控制電路倒計時控制電路 時鐘輸入端 東西及南北方向信號燈 系統(tǒng)復(fù)位端 東西及南北方向倒計時 圖2 交通信號燈系統(tǒng)結(jié)構(gòu)圖由交通信號燈系統(tǒng)結(jié)構(gòu)圖(見圖2)可知，該系統(tǒng)由4個子電路組成。這樣可以增加程序的調(diào)試速度，同時也能夠?qū)⒐ぷ骷毞郑蕴岣呔幊趟俣龋ㄒ妶D圖3）。第4章 交通燈系統(tǒng)的設(shè)計 紅綠燈交通信號系統(tǒng)功能描述在交通信號燈的設(shè)計中，外部硬件電路方面主要包括：兩組紅綠燈、兩組LED顯示器（見圖1，說明：圖1中只畫出了東西、南北方向的紅綠燈及南北方向的LED顯示器，東西方向的LED顯示器與南北方向的相同）。在設(shè)計過程中 , 設(shè)計人員可以建立各種可再次利用的模塊 , 一個大規(guī)模的硬件電路的設(shè)計不可能從門級電路開始一步步地進行設(shè)計 , 而是一些模塊的累加。當硬件電路的設(shè)計描述完成以后 ,VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實現(xiàn)?！　?4) VHDL 語言的設(shè)計描述與器件無關(guān)　　采用 VHDL 語言描述硬件電路時, 設(shè)計人員并不需要首先考慮選擇進行設(shè)計的器件。VHDL 語言既支持標準定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會給硬件描述帶來較大的自由度。同時，VHDL 語言也支持慣性延遲和傳輸延遲，這樣可以準確地建立硬件電路的模型。 既支持模塊化設(shè)計方法, 也支持層次化設(shè)計方法。此外 ,VHDL 語言能夠同時支持同步電路、異步電路和隨機電路的設(shè)計實現(xiàn), 這是其他硬件描述語言所不能比擬的。歸納起來 ,VHDL 語言主要具有以下優(yōu)點：　　(1) VHDL 語言功能強大 , 設(shè)計方式多樣　　VHDL 語言具有強大的語言結(jié)構(gòu), 只需采用簡單明確的VHDL語言程序就可以描述十分復(fù)雜的硬件電路。利用硬件描述語言來設(shè)計電路，使探測各種設(shè)計方案變成一件很容易的事，因為只需要對描述語言進行修改，這比更改電路原理圖要容易實現(xiàn)得多。其次，這次設(shè)計選用VHDL硬件描述語言的優(yōu)勢就在于傳統(tǒng)的用原理圖設(shè)計電路的方法具有直觀形象的優(yōu)點，但如果所設(shè)計系統(tǒng)的規(guī)模比較大，或者設(shè)計軟件不能提供設(shè)計者所需的庫單元時，這種方法就顯得很受限制了。VHDL的英文全稱是VHSIC（Very High Speed Integrated Circuit）Hardware Description Language。同時，上述關(guān)鍵技術(shù)在平臺中也不僅僅是堆砌或者簡單組合，而是有機融合、互相滲透。多學(xué)科綜合集成ITS共用信息平臺。目前，已有的交通信息采集系統(tǒng)還處于各自分立的狀態(tài)。 為此，國家科技部提出了建設(shè)城市交通ITS共用信息平臺的構(gòu)想，在此基礎(chǔ)上廣泛開展關(guān)于交通綜合信息的研究和應(yīng)用。 在我國，城市智能交通已逐步得到社會各界的廣泛關(guān)注，并已成為交通領(lǐng)域的研究熱點，社會各界對通過智能交通系統(tǒng)建設(shè)、緩解日益嚴重的交通問題寄予了厚望。一方面，西方發(fā)達國家開展了許多關(guān)于部門間信息共享、以及公有－私有關(guān)系的專項研究，從法規(guī)、政策、機制等方面對部門間信息共享給予了一定的保障；另一方面，西方發(fā)達國家的ITS建設(shè)已經(jīng)發(fā)展到一定程度，普遍開展了較高層次的交通信息服務(wù)。智能交通系統(tǒng)是將先進的信息技術(shù)、數(shù)據(jù)通訊傳輸技術(shù)、電子傳感技術(shù)及計算機處理技術(shù)等有效的集成運用于整個地面交通管理系統(tǒng)而建立的一種在大范圍內(nèi)、全方位發(fā)揮作用的，實時、準確、高效的綜合交通運輸管理系統(tǒng)。這既有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上的錯誤，避免設(shè)計工時的浪費,同時也減少了邏輯功能仿真的工作量,提高了設(shè)計的一次成功率。這樣的設(shè)計方法如同一磚一瓦建造樓房，不僅效率低、“自頂向下”(Top Down)的全新設(shè)計方法，這種方法首先從系統(tǒng)入手，在頂層進行功能方框圖的劃分和結(jié)構(gòu)設(shè)計，在方框圖一級進行仿真、糾錯，并用硬件描述語言對高層的系統(tǒng)進行描述，其對應(yīng)的物理實現(xiàn)級可以是印刷電路板或?qū)Ｓ眉呻娐穂15]。這就涉及到如何劃分功能模塊的問題，這就要求對設(shè)計要有比較深入的掌握，才能使劃分的功能模塊具有簡單化和高效性[14]。雖然VHDL語言能從行為描述生成電路，但作為一個完整的設(shè)計一般都不可能由直接描述設(shè)計的目標功能來實現(xiàn)的。因為和常數(shù)做比較更易于實現(xiàn)，且占用邏輯單元更少，因此程序8得到的執(zhí)行更高效。end process。else count=count1。程序8：processbeginwait until clk’event and clk=’1’。end if。if (count=input_signal)then count=0。q2=(b+c)+d。q2=b+c+d。如下面兩段程序代碼5和6，6中輸入信號b和c即可實現(xiàn)加法器的共享。end process。end if。beginif(test=true)then temp:=b。end process。elseq=a+c。而完成同樣的功能，略做修改，程序4中只需要1個加法器，有效地減少了使用面積。同時，可以使電路結(jié)構(gòu)得以簡化。描述方式的靈活運用 VHDL的一個重要特征是其和硬件電路的緊密聯(lián)系性。所以不會有問題。比較以上兩個程序，它們在行為上是等價的。end if。elsif index=“00010”then stepsize=“0001001”。 例如對于同一譯碼功能電路有不同描述：程序1：if index=“00000”then stepsize=“0000111”。最常見的使電路復(fù)雜化的原因之一是設(shè)計中存在許多本不必要的類似 LATCH的結(jié)構(gòu)。為此，下面列舉出了利用VHDL進行程序設(shè)計時的一些重要的、典型的優(yōu)化方法[12]。 綜合算法不同，對于同樣的硬件描述，可能會得到不同的綜合結(jié)果。電子系統(tǒng)利用VHDL 設(shè)計時，設(shè)計方法有系統(tǒng)行為級描述算法，寄存器傳輸級算法和結(jié)構(gòu)級描述；VHDL源代碼是作為EDA綜合工具的輸入代碼，因此有效的VHDL建模風(fēng)格是控制綜合結(jié)果的最為有效的手段。 （5） VHDL對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)， 也不必管理最終設(shè)計實現(xiàn)的目標器件是什么，而進行獨立的設(shè)計。 （3） VHDL語句的行為描述能力和程序結(jié)構(gòu)，決定了它具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能。VHDL 的寬范圍描述能力使它成為高層次設(shè)計的核心，從而決定了它成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言，并可進行系統(tǒng)的早期仿真以保證設(shè)計的正確性。 同時，與其他的硬件描述語言相比，VHDL 還具有以下特點： （1） VHDL具有更強的行為描述能力amp。 （4）VHDL的設(shè)計不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。 能進行系統(tǒng)級的硬件描述!這是它最突出的優(yōu)點。 （2）多種描述方式$適應(yīng)層次化設(shè)計。VHDL在電子設(shè)計中具有以下優(yōu)點： （1）全方位硬件描述—從系統(tǒng)到電路。通常，結(jié)構(gòu)體設(shè)計的代碼要比實體的說明關(guān)鍵，因此重復(fù)結(jié)構(gòu)體的名字顯得更為重要。 結(jié)構(gòu)體結(jié)束的關(guān)鍵詞是VHDL中的end。當然，剩余的VHDL代碼是設(shè)定的背景去告訴這項功能是如何定義的。這一切就是要用VHDL描述一個AIO門級電路的功能。 結(jié)構(gòu)體包含并行信號轉(zhuǎn)讓描述了設(shè)計實體的功能。因為所有的名稱中都使用到結(jié)構(gòu)體的部分，所以結(jié)構(gòu)體定義的部分是空的。并開始對結(jié)構(gòu)體這一部分進行說明。你可能會認為,這將足以指明結(jié)構(gòu)體的名稱，該結(jié)構(gòu)體自動對應(yīng)于之前定義的實體，但恐怕VHDL不能這樣工作！在本質(zhì)上，我們可以想到的結(jié)構(gòu)體作為模具內(nèi)的芯片封裝。程序中architecture 和 portis是VHDL的關(guān)鍵詞。 architecture v1 of aoi is結(jié)構(gòu)體( v1 )的名稱只是一個標簽,只是使用者任意杜撰出來的。在這里，我們搞了一個小編程在end關(guān)鍵詞后加入實體的名稱。 end AOI。數(shù)據(jù)類型的概念是來自VHDL世界各地的軟件。這些端口類型std_logic ,在程序包std_logic_1164在庫IEEE中。在我們的例子中端口說明對應(yīng)芯片AOI的管腳。一個端口可以對應(yīng)IC上的一個管腳，一個大的連接斑，或者任何硬件模塊的邏輯連接渠道。 F : out std_logic ) 。我們可以認為一個實體的表明所對應(yīng)的芯片封裝。實體是有VHDL關(guān)鍵字的。更多有關(guān)數(shù)據(jù)類型,之后介紹。 ) 而use語句(use 。 use 。注釋可以在一個單獨的一行或在VHDL代碼的最后一行，但在任何情況下到最后一行的時候就結(jié)束。 一個VHDL編譯器將忽略此行的VHDL。這里的注釋是一個“header” 用來告訴我們VHDL描述的是一個AOI門。 end of VHDL code類似于許多編程語言, VHDL支持注釋。architecture V1 of AOI isbeginF = not ((A and B) or (C and D))。 F : out STD_LOGIC)。use 。如果我們考慮的AOI門為單芯片封裝, 這將有四個輸入管腳和一個輸出管腳；我們不必擔心自己帶電壓和接地的管腳面在模型AOI的設(shè)計中。 結(jié)構(gòu)體代表的內(nèi)部描述了設(shè)計實體的行為，其結(jié)構(gòu)，或兩者。一個設(shè)計實體分成兩個部分,每一部分在VHDL中叫做一個設(shè)計單位。 提出了設(shè)計一種新技術(shù),你不需要從零開始,或顛倒工程的規(guī)格，替代你返回設(shè)計總枝干用VHDL的行為描述，然后執(zhí)行這樣在新科技上認識到正確的功能將被保留。另外，設(shè)計自動化工具的供應(yīng)商將自己制作一個大的投資在VHDL，確保持續(xù)供應(yīng)VHDL工具的形態(tài)藝術(shù)。VHDL硬件設(shè)計及測試板描述在設(shè)計工具之間是攜帶方便的,并且在設(shè)計中心和項目合作伙伴也是非常方便的。 行為仿真可以減少設(shè)計時間，使設(shè)計的問題要及早發(fā)現(xiàn), 避免在門級重新做設(shè)計。一種VHDL規(guī)格的一部分,可以形成基礎(chǔ)上建立一個模擬模型,以核實運作的部分在更廣泛的系統(tǒng)背景(如印刷電路板的模擬)。VHDL使這一問題得到兩種解決方式: 一種VHDL的規(guī)格,是要在正確設(shè)計的情況下達到其最高的可信度才能執(zhí)行。成功的高水平的設(shè)計需要一種語言，一套工具和一種適當?shù)姆椒?。VHDL并不限制用戶使用一種描述方式。 模擬和合成是使用VHDL語言兩種主要的工具。這種語言的定義是非專有。除了其它硬件描述語言此套VHDL, 這在一定程度上定義了一個專案方式的行為工具使用它們。強大的現(xiàn)代國防必須建立在自主開發(fā)的基礎(chǔ)上，因此，廣大電子工程技術(shù)人員應(yīng)該盡早掌握這一先進技術(shù)，這不僅是提高設(shè)計效率和我國電子工業(yè)在世界市場上生存、竟爭與發(fā)展的需要，更是建立強大現(xiàn)代國防的需要[6]。傳統(tǒng)機電設(shè)備的電器控制系統(tǒng)，如果利用EDA技術(shù)進行重新設(shè)計或進行技術(shù)改造，不但設(shè)計周期短、設(shè)計成本低，而且將提高產(chǎn)品或設(shè)備的性能，縮小產(chǎn)品體積，提高產(chǎn)品的技術(shù)含量，提高產(chǎn)品的附加值。系統(tǒng)可現(xiàn)場編程，在線升級。由于可編程邏輯器件性能價格比的不斷提高，開發(fā)軟件功能的不斷完善，而且由于用EDA技術(shù)設(shè)計電子系統(tǒng)具有用軟件的方式設(shè)計硬件。