【正文】 1 1 0 1 2 0 1 1 1 1 3 1 0 0 0 0 4 1 0 0 1 1 5 1 0 1 0 0 6 1 0 1 1 0 7 1 1 0 0 0 8 1 1 0 1 1 9 1 1 1 0 0 10 1 1 1 1 1 00 01 11QBQAQD QC10 1 10 1 1 00 1 0 0D0D1D2D3D4D5D6A2A1A010F0 1 1 01 八選一數(shù)據(jù)選擇器( a ) ( b )00011110 D77 4 L S 1 6 1QDQCQBQAOCLDCP01010DADBDCDD“ 1 ”P(pán)TCr“ 1 ” 圖 9 設(shè)計(jì)過(guò)程及邏輯圖 方法二： 設(shè)計(jì)一個(gè)能同時(shí)產(chǎn)生兩組代碼的信號(hào)發(fā)生器， 這兩組代碼分別是：F1=110101 和 F2=010110。令該 10 個(gè)狀態(tài) 18 中每一個(gè)狀態(tài)的輸出符合給定序列的要求，列出其真值表如表所示，對(duì)應(yīng)的輸出卡諾圖如圖 (a)所示。由于計(jì)數(shù)器的狀態(tài)設(shè)置和輸出序列的更改比較方便，而且還能同時(shí)產(chǎn)生多組序列碼。它由計(jì)數(shù)器和組合輸出網(wǎng)絡(luò)兩部分組成，序列碼從組合輸出網(wǎng)絡(luò)輸出。如選用四選一數(shù)據(jù) 選折器實(shí)現(xiàn)地址選 Q0Q2＝ A1A0，得 D0=1， D1=Q3， D2=1， D3=0，則具有自啟動(dòng)能力的電路如圖所示。為了使電路具有自啟動(dòng)性能，應(yīng)重新修改設(shè)計(jì)。 根據(jù)以上結(jié)果，作出完全狀態(tài)圖如圖 (b)所示。從表中可見(jiàn)，移存器只需進(jìn)行左移操作，因此反饋函數(shù) F=SL。因此確定 n=4，用一片 74LS194 即可。因 M=6，故 n≥ 3； (2) 確定移存器的六個(gè)獨(dú)立狀態(tài)：將序列碼 100111 按照移位規(guī)律每三位一組，劃 16 分六個(gè)狀態(tài)為 100、 00 01 11 11 110。將 F(SL)的卡諾圖填入圖 (a)中，選用四選一實(shí)現(xiàn) F(SL)函數(shù)，其邏輯圖如圖 (b) 表 4 反饋函數(shù)真值表 Q1 Q2 Q3 F(SL) 0 O O 1 0 0 1 1 0 1 1 1 1 1 1 0 1 1 0 1 1 0 1 0 0 1 0 0 1 0 0 0 ( a )1 1 1 000 01 11Q1Q2Q0100 0 0 101( b )7 4 L S 1 9 4Q1S0S101CPCrQ0Q2A1A0D0D1D2D3四選一SLF輸出1 圖 4 00011101 序列信號(hào)發(fā)生器 方法二： 設(shè)計(jì)一個(gè)產(chǎn)生 100111 序列的反饋移位型序列信號(hào)發(fā)生器。 15 (2) 確定移存器的八個(gè)獨(dú)立狀態(tài)。具體可以這樣來(lái)解決： (1) 確定移存器的位數(shù) n。 下面通過(guò)舉例說(shuō)明反饋移位序列信號(hào)發(fā)生器的設(shè)計(jì)過(guò)程。 組合反饋網(wǎng)絡(luò)Q1Q2QnSR(SL) n 位移位寄存器ZCP… 圖 3 反饋移位型序列信號(hào)發(fā)生器框圖 （ 3）根據(jù) M 個(gè)不同狀態(tài)列出移存氣的狀態(tài)表和反饋函數(shù)表，求出反饋函數(shù) F 的表式。若 M個(gè)狀態(tài)中出現(xiàn)重復(fù)現(xiàn)象，則應(yīng)增加移存器位數(shù) 。（ 2）確定移位寄存器的 M個(gè)獨(dú)立狀態(tài)。 反饋移位型序列信號(hào)發(fā)生器 反饋移位型序列碼發(fā)生器的結(jié)構(gòu)框圖如圖所示，它由移位寄存器和組合反饋網(wǎng)絡(luò)組成，從移存器的某一輸出端可以得到周期性的序列碼。 14 通常在許多情況下，要求按照給定的序列信號(hào)來(lái)設(shè)計(jì)序列信號(hào)發(fā)生器。 （ 2） 最大線(xiàn)性序列碼（ m序列碼）， M=2n－ 1。 4 序列信號(hào)發(fā)生器原理 序列信號(hào)發(fā)生器是能夠循環(huán)產(chǎn)生一組或多組序列信號(hào)的時(shí)序電路，它可以用以為寄存器或計(jì)數(shù)器構(gòu)成。這兩 種生成器的原理都是用一個(gè)控制序列對(duì)另一個(gè)基序列做不規(guī)則采樣。非線(xiàn)性組合生成器由 n個(gè) LFSR和一個(gè)非線(xiàn)性組合器組成；非線(xiàn)性濾波生成器由一個(gè) LFSR和一個(gè)前饋邏輯組成。前者包含兩種生成器，即熟知的非線(xiàn)性組合生成器和非線(xiàn)性濾波生成器。前者利用的數(shù)學(xué)工具主要是二次剩余理論和割圓理論，像 Legendre序列、 Jacobi序列、 m序列、差集序列和割圓序列等就屬于此類(lèi)構(gòu)造；后者利用的數(shù)學(xué)工具主要是跡函數(shù)，像 Bent序列、 GMW序列和橢圓曲線(xiàn)序列等為該類(lèi)構(gòu)造的代表。兩種構(gòu)造方法各有優(yōu) 缺點(diǎn)，前者在理論上容易分析序列的隨機(jī)性質(zhì)，但往往不容易實(shí)現(xiàn)或者實(shí)現(xiàn)的代價(jià)比較高；而后者則恰恰相反，在工程上很容易實(shí)現(xiàn)，成本較低，但有的情況下不容易分析其隨機(jī)性質(zhì)。此后直到今天，密碼學(xué)界的學(xué)者們一直在努力尋找構(gòu)造“好”的偽隨機(jī)序列的方法。從這個(gè)結(jié)論可以看出 m序列是一種“極差”的序列，它的線(xiàn)性復(fù)雜度太小，因而不能夠直接用來(lái)做流密碼系 統(tǒng)的密鑰流序列。 但是，在 1969年 Massey發(fā)表了“移位寄存器綜合與 BCH譯碼”一文，引發(fā)了序列研究方向的根本性變革，從此偽隨機(jī)序列的研究進(jìn)入了構(gòu)造非線(xiàn)性序列生成器的階段。線(xiàn)性反饋移位寄存器 (LFSR)序列是這個(gè)時(shí)期研究最多的，因?yàn)橐粋€(gè) n級(jí) LFSR可以產(chǎn)生周期為12?n 的最大長(zhǎng)度序列，而且具有滿(mǎn)足 Golomb隨機(jī)性假設(shè)的隨機(jī)特性，通常稱(chēng)為 m序列。因此在此后的一段時(shí)間內(nèi)，學(xué)者們一直致力于研究具有足夠長(zhǎng)周期的偽隨機(jī)序列。偽隨機(jī)序列己經(jīng)被廣泛的應(yīng)用在通信以及密碼學(xué)等重要的技術(shù)領(lǐng)域。 1948年以前，學(xué)者們研究偽隨機(jī)序列的理論僅僅是因 為其優(yōu)美的數(shù)學(xué)結(jié)構(gòu)。如果一個(gè)序列，一方面它的結(jié)構(gòu)是可以預(yù)先確定的，并且可以重復(fù)的產(chǎn)生和復(fù)制；另一方面又具有某種隨機(jī)特 12 性 (R1R3)，便稱(chēng)這種序列為偽隨機(jī)序列 .簡(jiǎn) 單的講，偽隨機(jī)序列就是具有某種隨機(jī)特性的確定序列。 R3 序列的異相自相關(guān)函數(shù)為一個(gè)常數(shù)，即序列為二值自相關(guān)序列。另一方面所有序列都具有某些共同的隨機(jī)特性，對(duì)二元序列 Golomb總結(jié)了三條隨機(jī)性假設(shè) : R1 若序列的周期 L為偶數(shù)，則 0的個(gè)數(shù)與 1的個(gè)數(shù)相等；若 L為奇數(shù)，則 0的個(gè)數(shù)比 1的個(gè)數(shù)多 1或少 1。 圖 1 EPM7128SLC847管腳圖 11 圖 2 MAX7000系列芯片內(nèi)過(guò)結(jié)構(gòu)圖 3 偽隨機(jī)序列介紹 通過(guò)拋硬幣的方法可以得到一個(gè)隨機(jī)序列，它具有兩個(gè)方面的 特點(diǎn) :一是預(yù)先不可確定、不可重復(fù)實(shí)現(xiàn)。這兩個(gè)免費(fèi)贈(zèng)送的可用于 MAX 器件設(shè)計(jì)的開(kāi)發(fā)工具幫助使最終用戶(hù)系統(tǒng)的總體開(kāi)發(fā)成本最小化。 MAX器件為易用的 Quartus II 網(wǎng)絡(luò)版和 MAX+PLUS II基礎(chǔ)版設(shè)計(jì)軟件所支持 。 表 3 MAX 7000 提供的封裝方式 封裝 MAX 7000B ( V) MAX 7000AE ( V) MAX 7000S ( V) 塑封 J 引線(xiàn)芯片封裝 (PLCC) 薄四角扁平封裝 (TQFP) 塑封四角扁平封裝 (PQFP) 高效四角扁平封裝 (RQFP) BGA 毫米間距 FineLine BGA 毫米 間距 UBGA MAX 7000 器件是即用性，非易失性，提供全局時(shí)鐘，在系統(tǒng)可編程，開(kāi)路 10 輸出，可編程上電狀態(tài)，快速輸入建立時(shí)間和可編程輸出回轉(zhuǎn)速率控制特性的器件。表 3列出了 MAX 7000 器件的封裝形式 MAX 7000S， MAX 7000AE 和 MAX 7000B 器件在相同封裝下管腳兼容。封裝采用 SameFrame? 管腳排列結(jié)構(gòu)，它提供相同密度下的 I/O 兼容。所有這些封裝被優(yōu)化為支持密度移植，不同密度的器件在同一封裝時(shí)采用相同的管腳排列。 表 2 MAX 7000 I/O支持 器件 核電壓 輸入電壓 輸出電壓 高級(jí) I/O 支持 V V V V V V V (1) V GTL+ SSTL 2/3 64Bit, 66MHz PCI MAX 7000S V MAX 7000AE V MAX 7000B V MAX 7000 器件提供大量封裝形式從傳統(tǒng)的四角扁平封裝（ QFP）到高級(jí)的節(jié)省空間的 毫米 FineLine BGA174。 表 1 MAX 7000系列所提供的宏單元密度 密度 （宏單元） MAX 7000S ( V) MAX 7000AE ( V) MAX 7000B ( V) 最快 tPD (ns) (1) 32 64 128 160 192 256 512 Altera 的 MultiVolt? 多電壓接口允許設(shè)計(jì)人員在 MAX 7000 設(shè)計(jì)中無(wú)縫集 9 成 ， ， 和 邏輯電平 。 MAX 7000 器件支持在系統(tǒng)可編程能力（ ISP），可以在現(xiàn)場(chǎng) 輕松進(jìn)行重配置。 MAX7000 特點(diǎn) Altera 的 MAX7000 CPLDs 基于先進(jìn)的多陣列矩陣（ MAX）架構(gòu)，為大量應(yīng)用提供了世界級(jí)的高性能解決方案 。 8 2 設(shè)計(jì)中使用 芯片及 VHDL 語(yǔ)言介紹 CPLD 芯片介紹 概述 ALTERA的 MAX7000系列 CPLD提供高性能的邏輯解決方案，密度從 60010000個(gè)可用門(mén)不等（ 32512 個(gè)宏單元），同時(shí) MAX7000 系 列的同一密度產(chǎn)品還提供多種封裝形式，對(duì)于各種應(yīng)用具有相當(dāng)靈活的適應(yīng)性。主要 研究它們的生成、隨機(jī)特性以及相關(guān)特性，并分析它們的 優(yōu) 缺點(diǎn)以及存在的問(wèn)題。它序列平衡，有最好的自相關(guān)特性，但互相關(guān)滿(mǎn)足一定條件的族序列數(shù)很少 (對(duì)于本原多項(xiàng)式的階數(shù)小于等于 13 的 m序列，互為優(yōu)選對(duì)的序列數(shù)不多于 6)，且線(xiàn)性復(fù)雜度很小。 其中 m序列是最有名和最簡(jiǎn)單的 ,也是研究的最透徹的序列。 [3] 在通信系統(tǒng)中的應(yīng)用 偽隨機(jī)序列是一種貌似隨機(jī)，實(shí)際上是有規(guī)律的周期性二進(jìn)制序列，具有類(lèi)似噪聲序列的性質(zhì)，在 CDMA中，地址碼都是從偽隨機(jī)序列中選取的，在 CDMA中使用一種最易實(shí)現(xiàn)的偽隨機(jī)序列： m序列，利用 m序列不同相位來(lái)區(qū)分不同用戶(hù)；為了數(shù)據(jù)安全，在 CDMA的尋呼信道和正向業(yè)務(wù)信道中使用了數(shù)據(jù)掩碼（即數(shù)據(jù)擾亂）技術(shù)，其方法是用長(zhǎng)度為 2的 42次方減 1的 m序列 7 用于對(duì)業(yè)務(wù)信道進(jìn)行擾碼（注意不是擴(kuò)頻），它在分組交織器輸出的調(diào)制字符上進(jìn)行，通過(guò)交織器輸出字符與長(zhǎng)碼 PN碼片的二進(jìn)制模工相加而完成。其次，它在一定的信噪比時(shí)，能夠達(dá)到很好的測(cè)量精度，保證測(cè)量的單值性，比單脈沖雷達(dá)具有更高的距離分辨力和速度分辨力。采用偽隨機(jī)序列作為發(fā)射信號(hào)的雷達(dá)系統(tǒng)具有許多突出的優(yōu)點(diǎn)。這種 雷達(dá)的接收機(jī)采用相關(guān)解調(diào)的方式工作，能夠在低信噪比的條件下工作，同時(shí)具有很強(qiáng)的抗干擾能力。 偽隨機(jī)序列的應(yīng)用和意義 [1]在通信加密中的應(yīng)用 m序列自相關(guān)性較好，容易產(chǎn)生和復(fù)制，而且具有偽隨機(jī)性，利用 m序列加密數(shù)字信號(hào)使加密后的信號(hào)在攜帶原始信息的同時(shí)具有偽噪聲的特點(diǎn)，以達(dá)到在信號(hào)傳輸?shù)倪^(guò)程中隱藏信息的目的；在信號(hào)接收端，再次利用 m序列加以解密，恢復(fù)出原始信號(hào)。 6 1 課題的簡(jiǎn)介 為什么研究此課題 偽隨機(jī)序列系列具有良好的隨機(jī)性和接近于白噪聲的相 關(guān)函數(shù)，并且有預(yù)先的可確定性和可重復(fù)性。在 Max+plusⅡ 上可以完成設(shè)計(jì)輸入、元件適配、時(shí)序仿真和功能仿真、編程下載整個(gè)流程，它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，是設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 Max+plusⅡ 是 Altera 公司提供的 FPGA/CPLD 開(kāi)發(fā)集成環(huán)境， Altera 是世界上最大可編程邏輯器件的供應(yīng)商之一。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用 CPLD器件。是一種用戶(hù)根據(jù) 各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。本文介紹了基于 CPLD 的 m序列發(fā)生器的設(shè)計(jì)方法。 1 題目：基于 VHDL 的 m 序列發(fā)生器的設(shè)計(jì) 摘要 ： VHDL/CPLD 即 復(fù)雜可編程邏輯器件 作為一種大規(guī)模集成電路，可根據(jù)用戶(hù)的需要 自行構(gòu)造邏輯功能 ，可實(shí)現(xiàn)較大規(guī)模的電路設(shè)計(jì)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn)之中。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用 CPLD 器件。 關(guān)鍵詞： CPLD； MAX+PLUS II；偽隨機(jī)碼；ｍ序列發(fā)生器 2 畢業(yè)設(shè)計(jì) (論文 )外文摘要 Title : M—sequence Generator Based CPLD Abstract: VHDL/CPLD Complex Programm