【導(dǎo)讀】基于VHDL的DPSK載波傳輸系統(tǒng)設(shè)計。沈陽大學畢業(yè)設(shè)計（論文）

　　

【正文】 差。由調(diào)相關(guān)系可知， Δψ=0時，發(fā)送 “0”； Δψ=π時，發(fā)送 “1”，則取樣判決器的判決規(guī)則是： U0(t)0,判決為 “0”； U0(t)0,判決為 “1”?？芍苯咏庹{(diào)出原絕對碼基帶信號。然而，相位比較法電路是將本碼元信號與前一碼元信號相位比較，它適合與按相位差定義的 DPSK 信號的解調(diào)，對碼 元寬度為非整數(shù)倍的載頻周期的按向量差定義的DPSK 信號，該電路不起作用。 沈陽大學畢業(yè)設(shè)計（論文） No. 26 3 DPSK 載波傳輸系統(tǒng)的 建模 DPSK 的總體設(shè)計 思想 數(shù)字化、信息化的時代，數(shù)字集成電路應(yīng)用得非常廣泛。隨著微電子技術(shù)和工藝的發(fā)展，數(shù)字集成電路從電子管、晶體管、中小規(guī)模集成電路、超大規(guī)模集成電路 (VLSIC)逐步發(fā)展到今天的專用集成電路 (ASIC)。但是 ASIC因其設(shè)計周期長，改版投資大，靈活性差等缺陷制約著它的應(yīng)用范圍?？删幊踢壿嬈骷某霈F(xiàn)彌補了 ASIC 的缺陷，使得設(shè)計的系統(tǒng)變得更加靈活，設(shè)計的電路體積更加小型化，重量 更加輕型化，設(shè)計的成本更低，系統(tǒng)的功耗也更小了。 FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場可編程門陣列。它是作為專用集成電路 (ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。整個信號處理過程全部采用 VHDL 硬件描述語言來設(shè)計 ， 并用 MAX+plusⅡ仿真系統(tǒng)功能對程序進行調(diào)試，分析仿真結(jié)果，以滿足系統(tǒng)設(shè)計的要求。 DPSK 信號應(yīng)用較多，但由于它的調(diào)制規(guī)律比較復(fù)雜，難以直接產(chǎn)生，目前 DPSK 信號的產(chǎn)生較多地 采用碼變換加 CPSK(Coherent PhaseShift Keying)調(diào)制而獲得，這里的 CPSK 就是前面提到的 PSK 方式，在以后的論文敘述中就以 CPSK來代替 PSK，主要是為了與 DPSK 形成對比。這種 DPSK 方法是把原基帶信號經(jīng)過絕對碼 —相對碼變換后，用相對碼進行 CPSK 調(diào)制，其輸出便是 DPSK 信號。 用源碼序列 ??ka 對載波進行相對（差分）相移鍵控，等效于將源碼序列??ka 轉(zhuǎn)換為差分碼形式 ??kb ，之后對載波進行絕對相移鍵控 [15]。 DPSK(差分相移鍵控 )調(diào)制解調(diào)通過對未調(diào)制基帶信號進行絕對碼 —相對碼轉(zhuǎn)換、 CPSK 調(diào)制、 CPSK 解調(diào)， 相對碼 —絕對碼轉(zhuǎn)換達成目的。輸入基帶 沈陽大學畢業(yè)設(shè)計（論文） No. 27 信號是一串二進制 數(shù)，絕對碼和相對碼轉(zhuǎn)換是相移鍵控的基礎(chǔ)， 絕對碼是以基帶信號碼元的電平直接表示數(shù)字信息的。如假設(shè)高電平代表 “1”，低電平代表 “0”，相對碼是用基帶信號碼元的電平相對前一碼元的電平有無變化來表示數(shù)字信息的，假如相對電平有跳變表示 “1”，無跳變表示 “0”。首先用絕對碼表示未調(diào)制信號，然后進行絕對碼 — 相對碼轉(zhuǎn) 換，接著進行 CPSK 調(diào)制，利用載波的不同相位去直接傳送數(shù)字信息，即與載波進行相位調(diào)制，是用數(shù)字基帶信號控制載波的相位，使載波的相位發(fā)生跳變。對二進制 CPSK，若用相位π 代表 “0”碼，相位 0 代表 “1”碼，即規(guī)定數(shù)字基帶信號為 “ 0”碼時，已調(diào)信號相對于載波的相位為 π；數(shù)字基帶信號為 “1”碼時，已調(diào)信號相對于載波相位為同相。按此規(guī)定， 2CPSK 信號的數(shù)學表示式 (31)為 ??? ???? ”碼為“ ”碼為“ 0)2c o s ( 1)2c o s (002 ??? ?? tfA tfAuccc p s k (31) 式中 θ0 為載波的初相位。受控載波在 0、 π兩個相位上變化。解 調(diào)時，把相對碼從載波上分離恢復(fù)出來，必須要先恢復(fù)載波，然后把載波與 CPSK 信號進行比較，才能恢復(fù)基帶信號。最后進行相對碼 —絕對碼轉(zhuǎn)換，恢復(fù)為輸入的基帶信號。 圖 13 FPGA 實現(xiàn)的總體框架 絕 /相對碼轉(zhuǎn)化 CPSK 調(diào)制 CPSK 解調(diào) 相 /絕對碼轉(zhuǎn)化 絕對碼 發(fā)送端 絕對碼 相對碼 相對碼 接收端 DPSK 調(diào)制信號 信道 沈陽大學畢業(yè)設(shè)計（論文） No. 28 CPSK 調(diào)制電路的 VHDL建模 CPSK 調(diào)制方框圖如圖 14 所示。 CPSK 調(diào)制器模型主要由計數(shù)器和二選一開關(guān)等組成。計數(shù)器對外部時鐘信號進行分頻與計數(shù)，并輸出兩路相位相反的數(shù)字載波信號；二選一開關(guān)的功能是：在基帶信號的控制下，對兩路載波信號進行選通，輸出的 信號即為 CPSK 信號。圖中沒有包含模擬電路部分，輸出信號為數(shù)字信號。 圖 14 CPSK調(diào)制方框圖 CPSK 解調(diào)電路的 VHDL建模 CPSK 解調(diào)器的建模方框圖如圖 15 所示。圖中的計數(shù)器 q 輸出與發(fā)端同步的 0 相數(shù)字載波。判決器的工作原理是：把計數(shù)器輸出的 0 相載波與數(shù)字CPSK 信號中的載波進行邏輯 “與 ”運算，當兩比較信號在判決時刻都為 “1”時，輸出為 “1”，否則輸出為 “0”，以實現(xiàn)解調(diào)的目的。圖中沒有包含模擬電路部分，調(diào)制信號為數(shù)字信號。 start 計數(shù)器 0 相載波 π 相載波 基帶信號 二選一開關(guān) 已調(diào)信號 clk FPGA 沈陽大學畢業(yè)設(shè)計（論文） No. 29 圖 15 CPSK 解調(diào)器的建模方框圖 絕對碼轉(zhuǎn)化成相對碼的 VHDL建模 絕對碼轉(zhuǎn)化成相對碼電路方框圖如圖 16 所示。圖中計數(shù)器與圖 15 中的計數(shù)器相同。異或門與寄存器共同完成絕 /相變換功能； CPSK 調(diào)制器與圖 14 CPSK 調(diào)制器相同。 圖 16 DPSK 調(diào)制電路方框圖 clk 計數(shù) 器 異或 相對碼 寄存器 CPSK 調(diào)制 調(diào)制信號 start 絕對碼 FPGA clk 計數(shù)器 q start 已調(diào)信號 判決 基帶信號 FPGA 沈陽大學畢業(yè)設(shè)計（論文） No. 30 相對碼轉(zhuǎn)化成絕對碼 電路的 VHDL建模 DPSK 解調(diào)電路的方框圖如圖 17 所示， DPSK 解調(diào)電路采用 CPSK 解調(diào)電 路加一個相對碼到絕對碼的轉(zhuǎn)換即可實現(xiàn)。 CPSK 解調(diào)電路和 節(jié)一樣，相對碼 /絕對碼變換過程都是以計數(shù)器輸出信號為時鐘的控制下完成的，下面就只設(shè)計相對碼到絕對碼的轉(zhuǎn)換程序即可。 圖 17 DPSK 解調(diào)電路的方框圖 CPSK 解調(diào) 相對碼 start clk 計數(shù)器 異或門 寄存器 絕對碼 FPGA 沈陽大學畢業(yè)設(shè)計（論文） No. 31 4 DPSK 載波傳輸系統(tǒng)的 設(shè)計實現(xiàn)及程序設(shè)計 調(diào)制 電路 的設(shè)計實現(xiàn)及程序設(shè)計 調(diào)制的 VHDL 設(shè)計 首先將頻率為 fc 的時鐘信號 CLK分頻產(chǎn)生兩路相位相反頻率為 fc/2的載波信號，在以 q =4 循環(huán)計數(shù)時，從圖 18 所示的流程圖可以知道 f1 與 f2 的相位一直是相反的，頻率必然相同 。 圖 18 CPSK調(diào)制分頻部分程序設(shè)計流程圖 如圖 19 所示為二選一電路的 VHDL 程序設(shè)計流程圖，用一個簡單的二Start q=00 q=01 f1=0。 f2=1 f1=1。 f2=0 q=10 q=11 End 沈陽大學畢業(yè)設(shè)計（論文） No. 32 重判斷語句便可完成這一功能。 圖 19 二選一電路的 VHDL 程序設(shè)計流程圖 在程序中涉及到一些頻率計算，時鐘 clk 的頻率為 fc，則其周期為 Tc=1/fc，經(jīng)分頻之后 f1 和 f2 的頻率為 fc/2,周期為 T=2*Tc。在 輸入的基帶信號 x 應(yīng)為2*Tc 的整數(shù)倍，這樣利于與波形的分析觀察。 調(diào)制 的 VHDL 程序 library ieee。 use 。 use 。 use 。 Start q(0)=0 x=1 y=f1 y=f2 End Y N Y N 沈陽大學畢業(yè)設(shè)計（論文） No. 33 entity PL_CPSK is port(clk :in std_logic。 系統(tǒng)時鐘 start :in std_logic。 開始調(diào)制信號 x :in std_logic。 基帶信號 y :out std_logic)。 已調(diào)制輸出信號 end PL_CPSK。 architecture behav of PL_CPSK is signal q:std_logic_vector(1 downto 0)。 2 位計數(shù)器 signal f1,f2:std_logic。 載波信號 begin process(clk) 此進程主要是產(chǎn)生兩重載波信號 f1， f2 begin if clk39。event and clk=39。139。 then if start=39。039。 then q=00。 elsif q=01 then f1=39。139。f2=39。039。q=q+1。 elsif q=11 then f1=39。039。f2=39。139。q=00。 else q=q+1。f1=39。039。f2=39。139。 end if。 end if。 end process。 process(clk,x) 此進程完成對基帶信號 x 的調(diào)制 begin if clk39。event and clk=39。139。 then if q(0)=39。039。 then if x=39。139。 then y=f1。 基帶信號 x 為 39。139。時，輸出信號 y 為 f1 else y=f2。 基帶信號 x 為 39。039。時，輸出信號 y 為 f2 end if。 end if。 end if。 end process。 解調(diào)電路 的設(shè)計實現(xiàn)及程序設(shè)計 解調(diào) 的 VHDL 設(shè)計 流程圖如圖 19 所示， 程序?qū)斎氲男盘栠M行抽樣判決，以計數(shù)器 q 來規(guī)定抽樣間隔時間， q 以 4 位循環(huán)計數(shù)，這里就形成 4 個周期的 clk 間隔來抽樣判決一次，根據(jù)輸入已調(diào)信號的相位判斷出調(diào)制前的信號 [16]。 沈陽大學畢業(yè)設(shè)計（論文） No. 34 圖 19 CPSK 解調(diào)電路的 VHDL 程序設(shè)計流程圖 解調(diào)的 VHDL 程序 library ieee。 use 。 use 。 use 。 entity PL_CPSK2 is port(clk :in std_logic。 系統(tǒng)時鐘 start :in std_logic。 同步信號 x :in std_logic。 調(diào)制信號 y :out std_logic)。 基帶信號 end PL_CPSK2。 architecture behav of PL_CPSK2 is signal q:integer range 0 to 3。 begin process(clk) 此進程完成對 CPSK 調(diào)制信號的解調(diào) begin if clk39。event and clk=39。139。 then if start=39。039。 then q=0。 elsif q=0 then q=q+1。 Start q=0 x=1 y=1 q=1 q=2 q=3 y=2 End Y N N Y 沈陽大學畢業(yè)設(shè)計（論文）