【導讀】專業(yè)年級：電子信息科學與技術(shù)

　　

【正文】 的，為了保證監(jiān)測單元在外供電源停電或交流適配器損壞的情況下，做到主板電源的不間斷，以保存程序和數(shù)據(jù)的安全，智能監(jiān)測單元使用鏗離子電池作為備用電源 智能監(jiān)測單元采用美國 MAXIM公司生產(chǎn)的 MAX1758集成鏗電池充電管理電路實現(xiàn)備用鏗電池的充電過程管理。 19 圖 電源子板充放電狀態(tài)轉(zhuǎn)換流程 Chart power sources sub boards sufficient electric dischargephase transition flow 當交流適配器正常輸出時，監(jiān)測單元使用適配器輸出作為工作電源，如果此時鏗電池電量不足，則 MAX1758控制鏗電池進行充電 。當交流適配器無輸出時，鏗電池啟動放電工作，電池電壓通過單片集成 DCDC轉(zhuǎn)換電路 MAX770轉(zhuǎn)換為 +5V電壓，作為監(jiān)測單元的備用電源。 本章小結(jié) 本章通過對 DSP 技術(shù)、同步并行采集技術(shù)和相關(guān)集成技術(shù)的研究，提出了基于 DSP的集成化智能監(jiān)測單元的 DSP+FPGA的總體實施方案，提高了智能監(jiān)測單元的智能化，使其具有較高的實時性和運行效率 。同時便于采用模塊化設(shè)計方法，縮短開發(fā)周期 。系統(tǒng)易于維護和進行功能擴展。在此基礎(chǔ)上搭建了智能監(jiān)測單元測控主板，提高了監(jiān)測單元在數(shù)字信號處理、網(wǎng)絡(luò)通訊等方 面的先進性和靈活性。并且按照電路功能劃分開發(fā)了信號調(diào)理板、并行采集板、電源子板，并且將硬件電路作了整體集成，完成了智能監(jiān)測單元的硬件電路設(shè)計 。 三 、 FPGA 同步采集控制邏輯設(shè)計與開發(fā) 第 2 章己經(jīng)完成了同步采集電路的硬件設(shè)計，本章采用 VHDL 硬件描述語言，通過各種電子設(shè)計自動化 EDA (Electronic Design Automation)工具，按照將整體功能劃分為功能相對單一的子模塊的方法，對 FPGA內(nèi)部同步采集控制邏輯進行設(shè)計。 同步采集控制邏輯的設(shè)計方案 智能監(jiān)測單元中 FLEX10K20的外部 輸入輸出接口如圖 。 20 圖 FLEX10K20 的輸入輸出接口圖 Chart FLEX10K20 input output connection chart 從該圖可以看出 FLEX10K20主要任務(wù)是負責協(xié)調(diào) DSP芯片， A/D芯片，F(xiàn)IFO 芯片之間工作以保證智能監(jiān)測單元正常運行。其中 FLEX10K20 與 DSP之間主要進行采集參數(shù)以及轉(zhuǎn)速測量值等數(shù)據(jù)的傳遞； FLEX10 對六片ADS7864 則主要進行采集參數(shù)發(fā)出同步采集控制信號； FLEX10K20 對 FIFO發(fā)出采集數(shù)據(jù)寫操作控制信號。同 時， FLEX10K20還可以為濾波芯片 MAX280提供輸入時鐘，以設(shè)置低通濾波的截止頻率。 由于智能監(jiān)測單元中 FLEX10K20實現(xiàn)的邏輯功能較為復雜，因此比較適合采用模塊化的設(shè)計方法，將所有邏輯功能劃分為幾個相對獨立的模塊。首先單獨對每個模塊化的設(shè)計開發(fā)，經(jīng)過功能仿真、調(diào)試驗證等操作，得到滿足設(shè)計要求的總體設(shè)計結(jié)果。 智能監(jiān)測單元中 FLEX10K20 的內(nèi)部功能模塊劃分如圖 所示，根據(jù)智能監(jiān)測單元對 FLEX10K20 FPGA的總體設(shè)計要求，我們將其內(nèi)部功能相應分為以下四個模塊： DSP接口模塊、采集存儲 模塊、可變分頻模塊以及轉(zhuǎn)速測量模塊。 21 圖 FLEX10K20 內(nèi)部功能模塊圖 Chart FLEX10K20 interior function module chart DSP 接口模塊負責與 DSP 的數(shù)據(jù)交換從而實現(xiàn)參數(shù)可變的智能化采集以及轉(zhuǎn)速信息的發(fā)送，同時還可以提供 FIFO的狀態(tài)標志給 DSP作為操作判斷依據(jù)；采集存儲塊負責控制多通道同步采集以及采集結(jié)果的存取操作；可變分頻模塊根據(jù) DSP 發(fā)送的分頻系數(shù)對主時鐘進行分頻，將分頻后的時鐘作為低通濾波芯片 MAX280 的時鐘輸入，從而控制其濾波截 止頻率；轉(zhuǎn)速測量模塊對輸入 FLEX10K20的方波轉(zhuǎn)速信號進行數(shù)脈沖，從而得到機械設(shè)備的轉(zhuǎn)速信息。 DSP 接口模塊中的寄存器不但是與 DSP 進行數(shù)據(jù)交換的接口，同時也是與其他三個模塊的內(nèi)部互聯(lián)通道。采集存儲模塊可以從 DSP 接口模塊得到采集通道、采樣間隔、采樣長度等工作參數(shù)和采集結(jié)果讀取控制信號；可變分頻模塊可以通過 DSP 接口模塊得到分頻系數(shù)；轉(zhuǎn)速測量模塊可以將其工作結(jié)果送入 DSP接口模塊。 因此， FLEX10K20 的四個模塊可以通過寄存器的讀寫操作進行組合，從而得到整體設(shè)計結(jié)果。這四個模塊的具體設(shè)計實現(xiàn)在下一 節(jié)進行組合，從而得到整體設(shè)計結(jié)果。這四個模塊的具體設(shè)計實現(xiàn)在下一節(jié)進行詳細介紹。 智能監(jiān)測單元的同步采集控制邏輯采用 VHDL 語言來描述設(shè)計輸入（ Design Entry） ,VHDL(Very High Speed Integrated Circuit Hardware Description Language)是一種硬件描述語言。硬件描述語言是一種用于設(shè)計電子系統(tǒng)硬件的計算機語言，用來描述電子系統(tǒng)硬件的行為描述、結(jié)構(gòu)描述、數(shù)據(jù)流描述的語言，以軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接方式，適合于 進行大規(guī)模數(shù)字電子系統(tǒng)的設(shè)計。 智能監(jiān)測單元的同步采集控制邏輯整體功能比較復雜，而 VHDL 語言描述能力強，覆蓋面廣，抽象能力強，可以從系統(tǒng)的行為模型直到門級電路多層 22 次描述硬件電路功能，有強大的 EDA工具支持，所以用 VHDL語言作為同步采集邏輯的設(shè)計語言是非常合適的。它比電原理圖更能有效地表示硬件電路的特性。經(jīng)過 EDA 工具自動完成，很大程度上減輕了設(shè)計人員的工作強度，使設(shè)計者集中于電路功能實現(xiàn)，節(jié)省了設(shè)計時間，提高了設(shè)計質(zhì)量，減小了出錯機會。同時 VHDL 語言設(shè)計的同步采集邏輯，具有很好的復用性和可移植性[27][28]。 因為智能監(jiān)測單元的 FPGA 采用的是 Altera 公司的 FLEX10K20，因此同步采集控制邏輯的設(shè)計工作主要是在 Altera 公司針對其公司生產(chǎn)的可編程邏輯器件開發(fā)而提供的集成開發(fā)環(huán)境 MAX PLUS II Synplicity公司提供的專業(yè)邏輯綜合工具 Synplify這兩種 EDA工具中進行的。 MAX PLUS II 可以完成 FPGA/CPLD設(shè)計流程中的所有任務(wù)，具有易學易用，可在多種平臺上運行，有良好的靈活性和高效性等優(yōu)點。其豐富的圖型界面，輔之以完整、即時訪問的再線幫助文檔，可 以幫助設(shè)計人員快速進行FPGA開發(fā)設(shè)計工作。 MAX PLUS 圖 MAX+PLUS II 開發(fā)環(huán)境 Chart MAX+PLUS II development environments Synplify是一款功能強大，性能優(yōu)越的專業(yè) VHDL程序邏輯綜合工具，在進行復雜 VHDL程序時，相比 MAX+PLUS II 集成開發(fā)軟件中的自帶邏輯綜合工具，可以實現(xiàn)更加優(yōu)化的設(shè)計結(jié)果，將 VHDL 程序映射為結(jié)構(gòu)更優(yōu)化的門級網(wǎng)表。 Synplify 。 智能監(jiān)測單元的同步采集控制邏輯使用 MAX+PLUS II和 Synplif協(xié)作進行設(shè)計的流程如圖 。在對 VHDL程序進行邏輯綜合前先使用 MAX+PLUS II中的文本輸入工具進行設(shè)計輸入，然后對 AHDL程序進行功能仿真以驗證邏輯功能是否滿足要求。 23 仿真是指從電路模型的描述抽象出模型，然后將外部激勵信號或數(shù)據(jù)施加于此模型，通過觀察該模型在外部激勵的作用下的響應來判斷該電路系統(tǒng)是否實現(xiàn)了預期的功能。功能仿真包括行為仿真和 RTL 仿真。通過仿真，可以在設(shè)計早期發(fā)現(xiàn)問題，縮短開發(fā) 周期，提高設(shè)計效率。 有 Synplify邏輯綜合輸出的 EDIF網(wǎng)表文件在導入 MAX PLUS II中進行適配和布局布線。這一步的主要工作是對 EDIF網(wǎng)表進行編譯，也就是將綜合后的設(shè)計分配到邏輯單元陣列中，通過布線資源連接到有關(guān)邏輯單元和 I/O引腳。再這一過程中，需要根據(jù)同步采集硬件電路的設(shè)計結(jié)果進行 I/O引腳分配。 同步采集邏輯設(shè)計完成后的 FLEX10K20TC144的資源使用情況如下： 用戶 I/O引腳： 69/96 ：使用率為 71% 邏輯單元 LE： 686/1152：使用率為： 59% 圖 綜合工具 Synplify 的開發(fā)環(huán)境 Chart syntheses tools Synplify development environments 從資源使用情況可以看出，同步采集控制邏輯的設(shè)計留有一定的邏輯冗余，這樣可以提供布局布線的成功率和優(yōu)化性，并為以后的功能升級了擴展空間。 24 圖 智能監(jiān)測單元 FPGA 設(shè)計流程圖 Chart intelligences monitors unit FPGA design flow chart 同步采集控制邏輯設(shè)計實現(xiàn) 采用 VHDL語言對智能監(jiān)測單元中數(shù)據(jù)同步采集邏輯控制程序進行具體設(shè)計，按照可變分頻模塊、采集存取模塊、轉(zhuǎn)速測量模塊、 DSP接口模塊進行設(shè)計開發(fā)，并對設(shè)計結(jié)果進行功能仿真。保證智能監(jiān)測單元快速、靈活地為遠程監(jiān)測診斷提供所需的機組數(shù)據(jù)。 DSP 接口模塊 FLEX 10K20通過寄存器組實現(xiàn)與 DSP的接口操作，主要通過對片選信號CE3,與信號 AWE、讀信號 ARE、地址信號 A5 ... A2進行譯碼操作管理寄存器組，實現(xiàn) DSP和 FLEXIOK20之間的數(shù)據(jù)交換和命令傳輸。 FLEXlOK20共設(shè)置了 9個 16位寄 存器，它們占用 DSP的外部存儲器地址空間，通過外部存儲器接口 EMIF 與 DSP 進行數(shù)據(jù)交換。表 3. 1 是 FPGA 輸出數(shù)據(jù)寄存器功能 25 列表， FPGA 運行過程中連續(xù)不斷地對機械設(shè)備的轉(zhuǎn)速信號進行測量，并且每次測量后對轉(zhuǎn)速測量值寄存器中的數(shù)據(jù)進行更新。每次在啟動采集任務(wù)后，DSP可以以一定時間間隔循環(huán)查詢采集完成寄存器中數(shù)據(jù)，任務(wù)結(jié)束后， FPGA會向其中寫入 FFFFH以通知 DSP采集工作已經(jīng)完成，可以開始進行數(shù)據(jù)讀取。FIFO狀態(tài)標志位 /EF和 /FF，可以作為 DSP是否已經(jīng)讀取全部采集數(shù)據(jù)或者是否可以啟動新的采集任 務(wù)等操作的判斷依據(jù)。表 3. I FPGA輸出數(shù)據(jù)寄存器功能列表 表 FPGA 輸出數(shù)據(jù)寄存器功能列表 The table FPGA output data register function tabulates 表 FPGA中采集參數(shù)設(shè)置寄存器功能列表，這六個寄存器中存放的都是智能監(jiān)測單元采集工作參數(shù)，在每次采集任務(wù)開始前由 DSP發(fā)送給 FPGA用以啟動采樣通道、采樣點數(shù)、采樣間隔以及低通濾波截至頻率等采集工作參數(shù)靈活可選擇的同步采集工作，從而為對機械設(shè)備的智能化監(jiān)測提供良好的原始數(shù) 據(jù)。 26 表 FPGA 中參數(shù)設(shè)置寄存器功能列表 In table FPGA the parameter establishment register functiontabulates 根據(jù) FLEXIOK20與 DSP的數(shù)據(jù)流方向，采集參數(shù)設(shè)置寄存器中的數(shù)據(jù)是由 DSP寫入 FLEXIOK20中的，而轉(zhuǎn)速測量寄存器等輸出數(shù)據(jù)寄存器中數(shù)據(jù)是由 DSP從 FLEXIOK20中讀取的。 主程序代碼： start: interrupt_init: 。初始化中斷 SUB A0,A0,A0 MVC CSR MVC A0,ISTP AND 0x0FFFFFFFE,B0,BO MVKL 0812H,A0 。使能定時器 DMA0和 NMI中斷 MVKLH 0000h,A0 MVC B0,CSR 。禁止所有的可屏蔽中斷 27 MVC A0， IER MVKL 064H， A15 。設(shè)置寄存器 a15，用于累計 DMA0中斷的次數(shù) MVKLH 000H， A15 start_timer0: MVKL 0,B0 。初始化定時器 0 MVKLH 0194h,B0 MVKL 1,A1 MVKLH 0h,A1 MVKL 0301H,A0 MVKLH 0000h,A0 STW A0,*B0++[1] NOP 2 STW A1,*B0++[1] NOP 2 STW A1,*B0[2] NOP 2 MVKL 03C1h,A0