【導(dǎo)讀】反學(xué)術(shù)道德、學(xué)術(shù)規(guī)范的侵權(quán)行為。文中除已經(jīng)標(biāo)注引用的內(nèi)容外，不包。含其他人或集體已經(jīng)發(fā)表或撰寫過的研究成果。對(duì)本文的研究做出重要貢。獻(xiàn)的個(gè)人和集體，均已在文中作了明確的說明并表示了謝意。識(shí)到本聲明的法律后果由本人承擔(dān)。特授權(quán)華北水利水電學(xué)院可以將畢業(yè)設(shè)計(jì)（論文）的全部或部分內(nèi)。復(fù)制、保存、匯編以供查閱和借閱。同意學(xué)校向國(guó)家有關(guān)部門或機(jī)構(gòu)送交

　　

【正文】 se_dsp48 = 0, 華北水利水電 大學(xué)畢業(yè)設(shè)計(jì) 29 c_phase_offset_value = 0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0, c_amplitude = 0, c_channels = 1, c_phase_increment_value = 0011000000000000000000000000000000,0,0,0,0,0,0,0,0,0,0,0,0,0,0,0,頻率字的值 c_has_rdy = 0, c_has_sincos = 1, c_has_sclr = 0, c_phase_offset = 0, c_phase_angle_width = 8, c_phase_increment = 1, c_has_rfd = 0, c_negative_sine = 0, c_has_phasegen = 1, c_has_channel_index = 0, c_latency = 1, c_por_mode = 0, c_has_ce = 0, c_outputs_required = 2, c_accumulator_width = 34, c_mem_type = 1, c_optimise_goal = 0, c_negative_cosine = 0, c_has_phase_out = 0, c_noise_shaping = 0, c_xdevicefamily = spartan6, c_output_width = 8)。 華北水利水電 大學(xué)畢業(yè)設(shè)計(jì) 30 synthesis translate_on BEGIN synthesis translate_off U0 : wrapped_dds port map ( clk = clk, we = we, data = data, cosine = cosine, sine = sine)。 synthesis translate_on END dds_a。 圖 DDS 模塊在 RTL 中的顯示 低通濾波器 低通濾波器的設(shè)計(jì)是本課題設(shè)計(jì)的一個(gè)重點(diǎn)，為了獲得有用的信號(hào)，我們?cè)O(shè)計(jì)的低通濾波器的通帶截止頻率與信號(hào)的帶寬一致。根據(jù)采樣定理，我們可以得到 A/D 鏡像頻率的最小間隔為： 華北水利水電 大學(xué)畢業(yè)設(shè)計(jì) 31 ]2)1(,2m i n [ hssLad ffkkfff ????? （ 3— 7） 其中 fL 為中頻信號(hào)的下邊緣頻率， fh 為中頻信號(hào)的上邊緣頻率， fs 為采樣頻率。通過計(jì)算我們得到 ??adf 。 在設(shè)計(jì)時(shí)，我們還需要對(duì)濾波器的系數(shù)進(jìn)行量化，根據(jù)濾波器的原理，量化的位數(shù)越多，我們得到的精度也就越高，但是本課題是采用 FPGA 進(jìn)行設(shè)計(jì)，濾波器在 FPGA 中占有的資源也就越多。 濾波器 的另一個(gè)參數(shù)是系統(tǒng)時(shí)鐘頻率，如果頻率越高，那么系統(tǒng)的功耗也就越大。結(jié)合本課題，我們?cè)O(shè)計(jì)的 FIR 濾波器的輸入數(shù)據(jù)位 16 位，如果輸出全部有效位數(shù)，則輸出為 28 位。我們同樣采用 ISE 提供的 IP 核完成該模塊的設(shè)計(jì)。 該模塊的核心代碼如下： IBRARY ieee。 USE 。 synthesis translate_off Library XilinxCoreLib。 synthesis translate_on ENTITY lpf IS port ( clk: IN std_logic。 rfd: OUT std_logic。 rdy: OUT std_logic。 din: IN std_logic_VECTOR(15 downto 0)。 dout: OUT std_logic_VECTOR(27 downto 0))。 END lpf。 ARCHITECTURE lpf_a OF lpf IS synthesis translate_off 華北水利水電 大學(xué)畢業(yè)設(shè)計(jì) 32 ponent wrapped_lpf port ( clk: IN std_logic。 rfd: OUT std_logic。 rdy: OUT std_logic。 din: IN std_logic_VECTOR(15 downto 0)。 dout: OUT std_logic_VECTOR(27 downto 0))。 end ponent。 Configuration specification for all : wrapped_lpf use entity (behavioral) generic map( coef_width = 11, c_has_sclr = 0, datapath_memtype = 0, c_ponent_name = lpf, c_family = spartan6, round_mode = 0, output_width = 28, sclr_deterministic = 0, col_config = 8, coef_memtype = 0, clock_freq = 1, symmetry = 1, col_pipe_len = 4, c_latency = 14, chan_sel_width = 1, 華北水利水電 大學(xué)畢業(yè)設(shè)計(jì) 33 c_xdevicefamily = spartan6, c_has_nd = 0, allow_approx = 0, num_channels = 1, data_width = 16, filter_sel_width = 1, sample_freq = 1, coef_reload = 0, neg_symmetry = 0, filter_type = 0, data_type = 0, accum_width = 28, rate_change_type = 0, ipbuff_memtype = 0, c_optimization = 1, output_reg = 1, data_memtype = 0, c_has_data_valid = 0, decim_rate = 1, coef_type = 0, filter_arch = 1, interp_rate = 1, num_taps = 16, c_mem_init_file = , zero_packing_factor = 1, num_paths = 1, num_filts = 1, 華北水利水電 大學(xué)畢業(yè)設(shè)計(jì) 34 col_mode = 0, c_has_ce = 0, chan_in_adv = 0, opbuff_memtype = 0, odd_symmetry = 0)。 synthesis translate_on BEGIN synthesis translate_off U0 : wrapped_lpf port map ( clk = clk, rfd = rfd, rdy = rdy, din = din, dout = dout)。 synthesis translate_on END lpf_a。 鑒相器及環(huán)路濾波器 鑒相器的作用是同相支路與正交支路相乘，在 FPGA 中，由于乘法器會(huì)占有大量的資源，速度也會(huì)受到很大的限制，我們采用了一種比較簡(jiǎn)單的鑒相器。 環(huán)路濾波器在 Costas 環(huán)路中起著非常終于的作用，不僅起到低通濾波作用，更重要的是對(duì)環(huán)路參數(shù)調(diào)整起著決定性的作用。我們利用下面公式計(jì)算出環(huán)路濾波器的表達(dá)式及傳遞函數(shù)： 11221 1 )()(??? ??? z zCCCzF （ 3— 8） 華北水利水電 大學(xué)畢業(yè)設(shè)計(jì) 35 2211222112)1()2(1 )()( ????????? ??? zCCzC zCCzCzH （ 3— 9） 221 )(44 )(41 snsn sn TT TKC ??? ? ??? （ 3— 10） 22 )(4481snsnsn TT TKC ??? ?? ??? （ 3— 11） 鑒相器及環(huán)路濾波器的 VHDL 實(shí)現(xiàn) library IEEE。 use 。 use 。 use 。有符號(hào)數(shù)運(yùn)算 Unment the following library declaration if instantiating any Xilinx primitives in this code. library UNISIM。 use 。 entity PD_LoopFilter is Port ( rst,clk : in STD_LOGIC。 32MHz 時(shí)鐘輸入 di : in STD_LOGIC_VECTOR (27 downto 0)。 同相支路輸入數(shù)據(jù) dq : in STD_LOGIC_VECTOR (27 downto 0)。 正交支路輸入數(shù)據(jù) newf_we: out STD_LOGIC。 頻率字更新允許信號(hào) frequency: out STD_LOGIC_VECTOR (33 downto 0)。更新后的頻率字 df : out STD_LOGIC_VECTOR (27 downto 0))。 環(huán)路濾波器除出頻差 end PD_LoopFilter。 architecture Behavioral of PD_LoopFilter is signal newf_ce: std_logic。 華北水利水電 大學(xué)畢業(yè)設(shè)計(jì) 36 signal PD,sum,sum1,loopout : std_logic_vector(27 downto 0)。 constant zeros: std_logic_vector(27 downto 0):=(others=39。039。)。 constant starf: std_logic_vector(33 downto 0):=B00_1100_0000_0000_1000_0000_0000_0000_0000。6MHz begin process(rst,clk) variable c: std_logic_vector(3 downto 0)。 begin if rst=39。139。 then PD = (others=39。039。)。 c:=(others=39。039。)。 newf_we = 39。039。 sum=(others=39。039。)。 loopout =(others=39。039。)。 frequency = starf。 elsif rising_edge(clk) then 頻率字更新周期為 16 個(gè) CLK 周期 嚴(yán)格設(shè)計(jì) LOOPFilter、 DDS 相位累加器、頻率字更新之間的時(shí)序關(guān)系 c:=c+1。 鑒相器采用同相支路符號(hào)位作為檢測(cè)信號(hào) 有閑時(shí)間可仔細(xì)分析為何增加鑒相器的允許信號(hào)后，程序仿真結(jié)果不正確 if c=1011 then if di(27)=39。039。 then PD = dq。 else PD = dq。 end if。 華北水利水電 大學(xué)畢業(yè)設(shè)計(jì) 37 end if。 環(huán)路濾波器中的累加器寄存器 if c=1100 then sum=sum+PD(27 downto 10)。 end if。 if c=1101 then c2=.==2^(5) loopout = sum+PD(27 downto 5)。 end i