【正文】 isn39。80s. We sat on the back of pickup trucks for hours. The sky was blue, and we couldn39。s Shaanxi province pass through a stop on the ancient Silk Road, Gansu39。 END ONE。 END PROCESS。 END IF。 CLK_TEMP= NOT CLK_TEMP。139。 BEGIN PROCESS(CLK) BEGIN IF(CLK39。 ARCHITECTURE ONE OF FENG250 IS SIGNAL COUNT:INTEGER RANGE 0 TO CLK8HZ:OUT STD_LOGIC)。 USE 。 四進(jìn)制計(jì)數(shù)器 CNT4 四進(jìn)制模塊如圖 圖 四進(jìn)制計(jì)數(shù)器CNT4 基于 VHDL 的頻率計(jì)設(shè)計(jì) 18 250 分頻器的 VHDL 語言源程序 250 分頻器的程序 如下： LIBRARY IEEE。 END PROCESS。 END IF。 ELSE A=A+1。139。 BEGIN PROCESS(CLK) BEGIN IF CLK39。 END CNT4。 Entity t4 is Port (clk: in std_logic。 Use 。 END ONE。 END IF。 ELSIF(SEL=10)THEN DATA=C。 ARCHITECTURE ONE OF MUX41 IS BEGIN PROCESS(SEL) BEGIN IF(SEL=00)THEN DATA=A。 DATA:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 ENTITY MUX41 IS PORT(A,B,C,D:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 USE 。 圖 譯碼模塊 DECODER 基于 VHDL 的頻率計(jì)設(shè)計(jì) 16 四選一選擇器 MUX41 的 VHDL 語言源程序 當(dāng)被測(cè)頻率超出量程時(shí)，設(shè)計(jì)分頻模塊對(duì)被測(cè)頻率進(jìn)行分頻衰減， 單位上升，從而擴(kuò)大測(cè)量頻率的范圍。 architecture behave of decode is begin with qin select qout= 11000000when 0000, 11111001when 0001, 10100100when 0010, 10110000when 0011, 10011001when 0100, 10010010when 0101, 10000010when 0110, 11111000when 0111, 10000000when 1000, 10010000when 1001, NULL when others。 qout : out std_logic_vector(7 downto 0) )。 use 。 use 。 qin是輸入信號(hào)， qout是輸出信號(hào)，連接于數(shù)碼管。 鎖存器 LOCK 頂層設(shè)計(jì)圖 圖 鎖存器 LOCK 圖 鎖存器 LOCK頂層設(shè)計(jì)圖 九江學(xué)院學(xué)士學(xué)位論文 15 譯碼模塊 DECODER 的 VHDL 語言源程序 譯碼模塊實(shí)現(xiàn)對(duì)計(jì)數(shù)結(jié)果的譯碼，讓其直觀地顯示于數(shù)碼管上。 end process。 then led=cq。event and clk=39。 end reg4。 cq : in std_logic_vector(3 downto 0)。 use 。見圖 鎖存器 LOCK 的程序 如下： library ieee。 f_in 為測(cè)試信號(hào)， mclk 為輸入時(shí)鐘， carry_out 為溢出信號(hào)， test_clk_out為內(nèi)部分頻輸出的 10000HZ信號(hào)，為方便自測(cè)該程序， wei為六個(gè)數(shù)碼管的位選， dula為數(shù)碼管的段選，如圖 鎖存器 LOCK 的 VHDL 語言源程序 鎖存模塊實(shí)現(xiàn)對(duì)計(jì)數(shù)器結(jié)果的鎖存，并將其送入譯碼模塊。 end process。 when others =NULL。 when 5 = wei_temp = 011111。 when 4 = wei_temp = 101111。 when 3 = wei_temp = 110111。 九江學(xué)院學(xué)士學(xué)位論文 13 when 2 = wei_temp = 111011。 when 1 = wei_temp = 111101。 case count is when 0 = wei_temp = 111110。 end if。 then count := count + 1。event and clk_div1=39。 process(clk_div1) variable count : integer range 0 to 6。 end if。 else t1:=t1+1。 else t2:=t2+1。 掃描信號(hào) if t2=10000 then t2:=0。 then if t1=2500 then t1:=0。event and mclk=39。 variable t2 : integer range 0 to 10000。 process(mclk) 分頻：從 50MHZ分出 1HZ基準(zhǔn)信號(hào) 處理后可以產(chǎn)生用于測(cè)頻所需的計(jì)數(shù)允許、鎖存數(shù)據(jù)和清零三個(gè)控制信號(hào)。 test_clk_out=clk_div1。 u17:decode port map(qin = led5,qout=dula_temp5)。 u15:decode port map(qin = led3,qout=dula_temp3)。 u19:decode port map(qin = led1,qout=dula_temp1)。 u12 : reg4 port map(clk=lock1,cq=cq5, led=led5)。 u10 : reg4 port map(clk=lock1,cq=cq3, led=led3)。 u8 : reg4 port map(clk=lock1,cq=cq1, led=led1)。 u6 : t10 port map(clk=cout5,clr=clr1,ena=ena1, cq=cq6,cout=carry_out)。 u4 : t10 port map(clk=cout3,clr=clr1,ena=ena1, cq=cq4,cout=cout4)。 u2 : t10 port map(clk=cout1,clr=clr1,ena=ena1, cq=cq2,cout=cout2)。 signal cq1,cq2,cq3,cq4,cq5,cq6 : std_logic_vector(3 downto 0)。 signal cout1,cout2,cout3,cout4,cout5 : std_logic。 qout : out std_logic_vector(7 downto 0) 九江學(xué)院學(xué)士學(xué)位論文 11 )。 end ponent。 cq : in std_logic_vector(3 downto 0)。 end ponent。 clr : out std_logic。 ponent ctl port( clk : in std_logic。 cout : out std_logic)。 ponent t10 例化語句 port(clk,clr,ena : in std_logic。 signal clk,clk_div1 : std_logic。 architecture behav of plj is signal dula_temp1,dula_temp2,dula_temp3,dula_temp4,dula_temp5,dula_temp6 : std_logic_vector(7 downto 0)。 dula : out std_logic_vector(7 downto 0) )。 carry_out,test_clk_out : out std_logic。 use 。 系統(tǒng)模塊的程序 如下： library ieee。 f_in 為測(cè)試信號(hào)， mclk 為輸入時(shí)鐘， carry_out 為溢出信號(hào)， test_clk_out 為內(nèi)部分頻輸出的 10000HZ信號(hào)，方便自測(cè)該程序， wei為六個(gè)數(shù)碼管的位選， dula 為數(shù)碼管的段選。 完成 4 位十 進(jìn)制計(jì)數(shù)器的原理圖編輯以后，即可進(jìn)行仿真測(cè)試和波形分析，當(dāng) CLR=0、 CS=1 是其計(jì)數(shù)值在 0 到 9999 之間循環(huán)變化， COUT 為計(jì)數(shù)進(jìn)位輸出信號(hào)，作為后面的量程自動(dòng)切換模塊的輸入脈沖。 在源程序中 COUT 是計(jì)數(shù)器進(jìn)位輸出； [3..0]是計(jì)數(shù)器的狀態(tài)輸出； CLK是始終輸入端 ； CLR 是復(fù)位控制輸入端，當(dāng) CLR=1 時(shí)， [3..0]=0； CS 是使能控制輸入端，當(dāng) CS=1 時(shí)，計(jì)數(shù)器計(jì)數(shù)，當(dāng) CS=0 時(shí)，計(jì)數(shù)器保持狀態(tài)不變。 end process。 end if。 else cout=39。 if cqi=9 then cout=39。 end if。)。 else cqi:=(others=39。139。139。 elsif clk39。039。139。 architecture behav of t10 is begin 圖 十二進(jìn)制 CNT12 基于 VHDL 的頻率計(jì)設(shè)計(jì) 8 process(clk,clr,CS) variable cqi: std_logic_vector(3 downto 0)。 cout: out std_logic)。 Entity t10 is Port (clk,clr,CS: in std_logic。 Use 。使能信號(hào)和清零信號(hào)由閘門控制模塊的控制信號(hào)發(fā)生器所產(chǎn)生來對(duì)六個(gè)級(jí)聯(lián)十進(jìn)制計(jì)數(shù)器周期性的計(jì)數(shù)進(jìn)行控制。 九江學(xué)院學(xué)士學(xué)位論文 7 end。 lock=not div2clk。 end if。 else clr=39。 then clr=39。 and div2clk=39。 process(clk,div2clk) begin if clk=39。 end if。139。 begin process(clk) begin if clk39。 end ctl。 clr : out std_logic。 entity ctl is 計(jì)數(shù)允許、鎖存數(shù)據(jù)和清零三個(gè)控制信號(hào) port( clk : in std_logic。 use 。當(dāng)計(jì)數(shù)使能和時(shí)鐘信號(hào)同時(shí)出現(xiàn)低電平的時(shí)候，計(jì)數(shù)復(fù)位信號(hào) clr有效，將計(jì)數(shù)器清零，從新開始計(jì)數(shù)。 九江學(xué)院學(xué)士學(xué)位論文 5 設(shè)計(jì)流程圖 使用 MAX+PLUSⅡ進(jìn)行可編程邏輯器件開發(fā)主要包括 4 個(gè)階段：設(shè)計(jì)輸入、編譯處理、驗(yàn)證（包括功能仿真、時(shí)序仿真、和定時(shí)分析）和器件編程，流程如圖 2. 1所示： 圖 設(shè)計(jì)流程圖 設(shè)計(jì)要求 設(shè)計(jì)輸入 編譯處理 驗(yàn)證 器件編程 器件測(cè)試 系統(tǒng)產(chǎn)品 設(shè)計(jì)修改 基于 VHDL 的頻率計(jì)設(shè)計(jì) 6 第 4 章 數(shù)字頻率計(jì)各模塊功能介紹 在原理圖中共有 5個(gè)模塊 : 頻率控制模塊、 十進(jìn)制計(jì)數(shù)器模塊、鎖存模塊、譯碼模塊、系統(tǒng)模塊 ,我們將利用 VHDL語言分別對(duì)這 5個(gè)