【正文】 cout4)。 signal cq1,cq2,cq3,cq4,cq5,cq6 : std_logic_vector(3 downto 0)。 qout : out std_logic_vector(7 downto 0) 九江學(xué)院學(xué)士學(xué)位論文 11 )。 cq : in std_logic_vector(3 downto 0)。 clr : out std_logic。 cout : out std_logic)。 signal clk,clk_div1 : std_logic。 dula : out std_logic_vector(7 downto 0) )。 use 。 f_in 為測(cè)試信號(hào)， mclk 為輸入時(shí)鐘， carry_out 為溢出信號(hào)， test_clk_out 為內(nèi)部分頻輸出的 10000HZ信號(hào)，方便自測(cè)該程序， wei為六個(gè)數(shù)碼管的位選， dula 為數(shù)碼管的段選。 在源程序中 COUT 是計(jì)數(shù)器進(jìn)位輸出； [3..0]是計(jì)數(shù)器的狀態(tài)輸出； CLK是始終輸入端 ； CLR 是復(fù)位控制輸入端，當(dāng) CLR=1 時(shí)， [3..0]=0； CS 是使能控制輸入端，當(dāng) CS=1 時(shí)，計(jì)數(shù)器計(jì)數(shù)，當(dāng) CS=0 時(shí)，計(jì)數(shù)器保持狀態(tài)不變。 end if。 if cqi=9 then cout=39。)。139。 elsif clk39。139。 cout: out std_logic)。 Use 。 九江學(xué)院學(xué)士學(xué)位論文 7 end。 end if。 then clr=39。 process(clk,div2clk) begin if clk=39。139。 end ctl。 entity ctl is 計(jì)數(shù)允許、鎖存數(shù)據(jù)和清零三個(gè)控制信號(hào) port( clk : in std_logic。當(dāng)計(jì)數(shù)使能和時(shí)鐘信號(hào)同時(shí)出現(xiàn)低電平的時(shí)候，計(jì)數(shù)復(fù)位信號(hào) clr有效，將計(jì)數(shù)器清零，從新開(kāi)始計(jì)數(shù)。其系統(tǒng)原理框圖如圖 所示。閘門(mén)時(shí)間越長(zhǎng)，得到的頻率值就越準(zhǔn)確，但閘門(mén)時(shí)間越長(zhǎng)，則每測(cè)一次頻率的間隔就越長(zhǎng)。 基于 VHDL 的頻率計(jì)設(shè)計(jì) 4 第 3 章 數(shù)字頻率計(jì)的方案設(shè)計(jì) 6 位數(shù)字頻率計(jì)電路的設(shè)計(jì) , 應(yīng)用 MAX+PLUSⅡ軟件平臺(tái) , 來(lái)說(shuō)明 VHDL 語(yǔ)言在 EDA仿真中的應(yīng)用。 （ 3）用 VHDL 語(yǔ)言對(duì)各個(gè)模塊和頂層電路進(jìn)行設(shè)計(jì)。 。 通過(guò)對(duì)上述幾種主要測(cè)頻方法的簡(jiǎn)單介紹可以了解到，每一種測(cè)頻方法各有自己的優(yōu)缺點(diǎn)和使用的場(chǎng)合，在不同的應(yīng)用條件下具有一定的優(yōu)勢(shì)。直接測(cè)頻法方法簡(jiǎn)單，但精度不高；內(nèi)插法和游標(biāo)法精度有所提高，但由于采 用的是模擬方法，電路設(shè)計(jì)復(fù)雜；精度較高的多周期同步測(cè)量法還可以和其他方法如內(nèi)插法、游標(biāo)法等結(jié)合使用，這樣可以在一定的程度上提高測(cè)量精度，但沒(méi)能消除基準(zhǔn)頻率信號(hào)的177。如配備激光測(cè)距傳感器可以得到被測(cè)距離，配備轉(zhuǎn)速傳感器又可以得到平均轉(zhuǎn)速或瞬時(shí)轉(zhuǎn)速等。目前國(guó)內(nèi)基于 VHDL 的頻率計(jì)設(shè)計(jì) 2 外在頻率測(cè)量方面的理論和系統(tǒng)方法都比較成熟，而且電子計(jì)數(shù)器可以實(shí)現(xiàn)頻率、頻率比、周期、時(shí)間間隔、脈寬等多種參數(shù)的測(cè)量，早就突破了早期的只能用來(lái)測(cè)量頻率或進(jìn)行計(jì)數(shù)的概念。 大規(guī)模可編程邏輯器件的快速發(fā)展，使得 SOPC(system Oil programmable chip，片上可編程系統(tǒng) )成為可能。但數(shù)字頻率計(jì)仍然存在很多缺點(diǎn)如電路復(fù)雜、設(shè)計(jì)周期較長(zhǎng)、測(cè)量范圍有限、靈活性差等等。本數(shù)字頻率計(jì)的設(shè)計(jì)是根據(jù)頻率計(jì)的測(cè)頻原理，可以選擇合適的時(shí)基信號(hào)對(duì)輸入被測(cè)信號(hào)脈沖進(jìn)行計(jì)數(shù)，實(shí)現(xiàn)測(cè)頻的目的。而且將來(lái)的不久他們的身影將會(huì)更頻繁的出現(xiàn)在我們身邊。 FPGA 九江學(xué)院學(xué)士學(xué)位論文 III 目 錄 摘 要 ........................................................................................................................... I The frequency meter based on VHDL design ............................................................... II Abstract....................................................................................................................... II 第一章 緒論 .................................................................................................................. 1 1． 1 課題的研究背景 ........................................................................................... 1 1． 2 頻率計(jì)發(fā) 展現(xiàn)狀 ........................................................................................... 1 第 2 章 數(shù)字頻率計(jì)的要求 ........................................................................................ 3 主要技術(shù)指標(biāo) ................................................................................................. 3 課題的研究?jī)?nèi)容 ............................................................................................. 3 第 3 章 數(shù)字頻率計(jì)的方案 設(shè)計(jì) ................................................................................ 4 基本原理 ....................................................................................................... 4 ． 1 頻率計(jì)測(cè)量頻率的設(shè)計(jì)原理 ........................................................... 4 頻率計(jì)測(cè)量頻率的原理圖 ................................................................... 4 設(shè)計(jì) 流程圖 ................................................................................................... 5 第 4 章 數(shù)字頻率計(jì)各模塊功能介紹 ........................................................................ 6 頻率控制模塊的 VHDL 語(yǔ)言源程序 ............................................................ 6 頻率控制模塊的程序如下： ............................................................ 6 頻率控制模塊 CNT12....................................................................... 7 十進(jìn)制加法計(jì)數(shù)器 CNT10 的 VHDL 語(yǔ)言源程序 ...................................... 7 十進(jìn)制計(jì)數(shù)器的程序 ........................................................................ 7 十進(jìn)制計(jì)數(shù)器的頂層設(shè)計(jì) ................................................................ 9 系統(tǒng)模塊的 VHDL 語(yǔ)言源程序 .................................................................... 9 系統(tǒng)模塊的設(shè)計(jì) ................................................................................... 9 系統(tǒng)模塊的程序 .................................................................................. 9 鎖存器 LOCK 的 VHDL 語(yǔ)言源程序 ........................................................ 13 鎖存器 LOCK 的程序 ....................................................................... 13 鎖存器 LOCK 頂層設(shè)計(jì)圖 ............................................................... 14 譯碼模塊 DECODER 的 VHDL 語(yǔ)言源程序 ............................................ 15 譯碼模塊 DECODER 的程序 ........................................................... 15 四選一選擇器 MUX41 的 VHDL 語(yǔ)言源程序 ........................................... 16 MUX41 程序 ...................................................................................... 16 四進(jìn)制計(jì)數(shù)器 CNT4 的 VHDL 語(yǔ)言源程序 ............................................. 17 四進(jìn)制計(jì)數(shù)器 CNT4 的程序 ............................................................ 17 四進(jìn)制計(jì)數(shù)器 CNT4......................................................................... 17 基于 VHDL 的頻率計(jì)設(shè)計(jì) IV 250 分頻器的 VHDL 語(yǔ)言源程序 ............................................................ 18 250 分頻器的程序 ........................................................................... 18 250 分頻器 ....................................................................................... 18 九江學(xué)院學(xué)士學(xué)位論文 1 第一章 緒論 在科技高度發(fā)展的今天，集成電路和計(jì)算機(jī)應(yīng)用得到了高速發(fā)展。采用 VDHL編程設(shè)計(jì)實(shí)現(xiàn)的數(shù)字頻率計(jì)，除被測(cè)信號(hào)的整形部分、鍵輸入部分和數(shù)碼顯示部分以外，其余全部在一片 FPGA 芯片上實(shí)現(xiàn)，整個(gè)系統(tǒng)非常精簡(jiǎn)，而且具有靈活的現(xiàn)場(chǎng)可更改性。經(jīng)過(guò)改裝，可以測(cè)量脈沖寬度，做成數(shù)字式脈寬測(cè)量?jī)x；在電路中增加傳感器，還可以做成數(shù)字脈搏儀、計(jì)價(jià)器等。它不僅可以測(cè)量正弦波、方波、三角波、尖脈沖信號(hào)，而且還可以測(cè)量它們的周期。具有體積小、可靠性高、功耗低的特點(diǎn)。 Frequency meter。大多數(shù)電子產(chǎn)品多是由計(jì)算機(jī)電路組成。因此，頻率檢測(cè)是電子測(cè)量領(lǐng)域最基本的測(cè)量之一。在數(shù)字電子技術(shù)和集成電路迅速發(fā)展的影響下，數(shù)字頻率計(jì)不但穩(wěn)定性得到了提高而且體積也減小了，得到了廣泛的應(yīng) 用?？删幊踢壿嬈骷ㄟ^(guò)編程把通用集成電路集成在一塊