【正文】 onsumption. VDHL programming design was adopted to realize digital frequency meter, in addition to the measured signal of the plastic part and digital display, key input parts, all on a FPGA chip, the whole system is very pact, and with flexible field is modified. Key Words： VHDL language。采用 VDHL編程設(shè)計(jì)實(shí)現(xiàn)的數(shù)字頻率計(jì)，除被測信號的整形部分、鍵輸入部分和數(shù)碼顯示部分以外，其余全部在一片 FPGA 芯片上實(shí)現(xiàn)，整個(gè)系統(tǒng)非常精簡，而且具有靈活的現(xiàn)場可更改性。本設(shè)計(jì)用 VHDL在 CPLD 器件上實(shí)現(xiàn)數(shù)字頻率計(jì)測頻系統(tǒng)，能夠用十進(jìn)制數(shù)碼顯示被測信號的頻率，而且還能對其他多種物理量進(jìn)行測量。經(jīng)過改裝，可以測量脈沖寬度，做成數(shù)字式脈寬測量儀；在電路中增加傳感器，還可以做成數(shù)字脈搏儀、計(jì)價(jià)器等。 JIU JIANG UNIVERSITY 畢 業(yè) 論 文（設(shè) 計(jì)） 題 目 基于 VHDL 的頻率計(jì)設(shè)計(jì) 英文題目 The frequency meter based on VHDL design 院 系 電子工程學(xué)院 專 業(yè) 電子信息工程 姓 名 年 級 指導(dǎo)教師 2022 年 6 月 九江學(xué)院學(xué)士學(xué)位論文 I 摘 要 數(shù)字頻率計(jì)是直接用十進(jìn)制數(shù)字來顯示被測信號頻率的一種測量裝置。它不僅可以測量正弦波、方波、三角波、尖脈沖信號，而且還可以測量它們的周期。因此數(shù)字頻率計(jì)在測量物理量方面應(yīng)用廣泛。具有體積小、可靠性高、功耗低的特點(diǎn)。 關(guān)鍵字： VHDL語言；頻率計(jì)； FPGA 基于 VHDL 的頻率計(jì)設(shè)計(jì) II The frequency meter based on VHDL design Abstract Digital frequency meter is directly with a decimal number to display the measured signal frequency of a measuring device. It not only can measure the sine wave, square wave, triangle wave, pulse signal, but also can measure their cycle. Modified, and can measure pulse width, into a digital pulse width measuring instrument。 Frequency meter。尤其是計(jì)算機(jī)應(yīng)用的發(fā)展。大多數(shù)電子產(chǎn)品多是由計(jì)算機(jī)電路組成。各種家用電器多會(huì)實(shí)現(xiàn)微電腦技術(shù)。因此，頻率檢測是電子測量領(lǐng)域最基本的測量之一。 1． 1 課題的研究背景 隨著電子電路技術(shù)的發(fā)展，頻率計(jì)從早期的采用分立元件設(shè)計(jì)發(fā)展到后來的采用單元電路和單片機(jī)進(jìn)行設(shè)計(jì)。在數(shù)字電子技術(shù)和集成電路迅速發(fā)展的影響下，數(shù)字頻率計(jì)不但穩(wěn)定性得到了提高而且體積也減小了，得到了廣泛的應(yīng) 用。此外，現(xiàn)代電子產(chǎn)品更新?lián)Q代非常的快，在很短的時(shí)間內(nèi)可能就需對電路做出相應(yīng)的改進(jìn)以滿足新的功能要求。可編程邏輯器件通過編程把通用集成電路集成在一塊尺寸很小的硅片上，電路的體積成倍縮小，走線短，減少了干擾，系統(tǒng)的可靠性也得到了提高，而且該類器件重構(gòu)硬件的結(jié)構(gòu)和工作方式可以通過軟件編程的方式實(shí)現(xiàn)，使電子設(shè)計(jì)通過開發(fā)語言和開發(fā)工具就可實(shí)現(xiàn)，體 現(xiàn)了硬件電路軟設(shè)計(jì)的思想，硬件設(shè)計(jì)像軟件設(shè)計(jì)一樣靈活、方便快捷，產(chǎn)品的 開發(fā)周期也得到了極大的縮短，改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過程和設(shè)計(jì)觀念，也改變了頻率計(jì)的傳統(tǒng)設(shè)計(jì)方法和設(shè)計(jì)觀念。界面友好、易學(xué)易用的 SOPC 集成開發(fā)工具和高效、靈活的片上系統(tǒng)構(gòu)建方案，既獲得了強(qiáng)大的邏輯控制能力又具備了優(yōu)良的數(shù)據(jù)處理能力，實(shí)現(xiàn)了真正意義上的片上可編程系統(tǒng)。 1． 2 頻率計(jì)發(fā)展現(xiàn)狀 早在 1952 年美國就生產(chǎn)出了第一臺(tái)數(shù)碼管顯示的 10MHz 計(jì)數(shù)器。 目前，頻率計(jì)正向著多功能化、程控化、智能化和模塊化的方向發(fā)展，測量技術(shù)和工具越來越先進(jìn)，測頻儀器的精度也越來越高，而且微波技術(shù)的發(fā)展需要測量越來越高的頻率。程控計(jì)數(shù)器是電信號的臺(tái)式測量儀表和系統(tǒng)“器件 ，而智能計(jì) 數(shù)器不僅是以上二者，配備不同的傳感器后可以成為其他的非電量測量儀表。在這些情況下，它就變成了測距儀和轉(zhuǎn)速分析儀，一機(jī)多用增加了儀器的靈活度，提高了儀器的利用率、降低了成本、可以減少實(shí)驗(yàn)室儀器的品種數(shù)型。比較測頻法和響應(yīng)測頻法測量范圍有限而且精度低。 1 個(gè)字的計(jì)數(shù)誤差，而且仍然存在著時(shí)標(biāo)不穩(wěn)引入的誤差和一定的觸發(fā)誤差。 1 個(gè)字的計(jì)數(shù)誤差，精度較高，而且電路實(shí)現(xiàn)也不復(fù)雜。本設(shè)計(jì)的頻率計(jì)決定采用在多周期同步測量法的基礎(chǔ)上發(fā)展 起來的全同步數(shù)字測頻法進(jìn)行設(shè)計(jì)。 主要技術(shù)指標(biāo) ： 1Hz~50MHz。 50mV～ 5V。 （ 2）根據(jù)選定的設(shè)計(jì)方法，依自頂而下的設(shè)計(jì)方法對頻率計(jì)進(jìn)行總體方案的設(shè)計(jì)和模塊的劃分。 （ 4）在 QuartusII 環(huán)境下對設(shè)計(jì)進(jìn)行測試和仿真。 （ 6）基于 VHDL 的頻率計(jì)的方案研究。該設(shè)計(jì)實(shí)例的基本功能描述為 : 基本原理 ． 1 頻率計(jì)測量頻率的設(shè)計(jì)原理 頻率計(jì)的基本原理是用一個(gè)頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時(shí)鐘，對比測量其他信號的頻率。 通常情況下計(jì)算每秒內(nèi)待測信號的脈沖個(gè)數(shù)，即閘門時(shí)間為 1 s。閘門時(shí)間越短，測得的頻率值刷新就越快，但測得的頻率精度就受影 響。 原理圖： 原理圖 頻率計(jì)測量頻率的原理圖 本設(shè)計(jì)采用 FPGA 來實(shí)現(xiàn)全同步數(shù)字頻率計(jì)。由圖知，設(shè)計(jì)的絕大部分由 FPGA 完成。 頻率控制模塊的 VHDL 語言源程序 頻率控制信號的輸入信號是 1HZ，將時(shí)鐘信號 clk 兩分頻后分別取反賦給鎖存使能 lock 和計(jì)數(shù)使能端 ena，這樣計(jì)數(shù)完成后就能實(shí)現(xiàn)數(shù)據(jù)的鎖存。 頻率控制模塊的程序如下 ： library ieee。 use 。 ena : out std_logic。 lock : out std_logic )。 architecture behav of ctl is signal div2clk : std_logic。event and clk=39。 then div2clk=not div2clk。 end process。039。039。139。039。 end process。 ena=div2clk。 頻率控制模塊 CNT12 頻率控制模塊如圖 十進(jìn)制加法計(jì)數(shù)器 CNT10 的 VHDL 語言源程序 六位十進(jìn)制計(jì)數(shù)器模塊包含六個(gè)級聯(lián)十進(jìn)制計(jì)數(shù)器，用來對施加到時(shí)鐘脈沖輸入端的待測信號產(chǎn)生的脈沖進(jìn)行計(jì)數(shù)，十進(jìn)制計(jì)數(shù)器具有集束使能、清零控制和進(jìn)位擴(kuò) 展輸出的功能。 十進(jìn)制計(jì)數(shù)器的程序 如下： Library ieee。 Use 。 : out std_logic_vector(3 downto 0)。 end t10。 begin if clr=39。 then cqi:=(others=39。)。event and clk=39。 then if CS=39。 then if cqi9 then cqi:=cqi+1。039。 end if。 end if。139。039。 =cqi。 end behav。十進(jìn)制模塊如圖 圖 十進(jìn)制模塊 九江學(xué)院學(xué)士學(xué)位論文 9 十進(jìn)制計(jì)數(shù)器的頂層設(shè)計(jì) 新建一個(gè)原理圖編輯窗，從當(dāng)前的工程目錄中凋出 4 個(gè)十進(jìn)制計(jì)數(shù)器元件，并按圖 所示的 4 位十進(jìn)制計(jì)數(shù)器的頂層原理圖完成電路連接。 系統(tǒng)模塊的 VHDL 語言源程序 系統(tǒng)模塊的設(shè)計(jì) 系統(tǒng)模塊實(shí)現(xiàn)對各模塊功能的整合，實(shí)現(xiàn)整個(gè)系統(tǒng)的功能。在這個(gè)模塊的設(shè)計(jì)中，用到了以上介紹的各個(gè)模塊，它實(shí)現(xiàn)的對是整個(gè)系統(tǒng)的控制。 use 。 entity plj is port( f_in,mclk : in std_logic。 圖 CNT10 頂層設(shè)計(jì)圖 基于 VHDL 的頻率計(jì)設(shè)計(jì) 10 wei : out std_logic_vector(5 downto 0)。 end plj。 signal led1,led2,led3,led4,led5,led6 : std_logic_vector(3 downto 0)。 signal wei_temp : std_logic_vector(5 downto 0)。 cq : out std_logic_vector(3 downto 0)。 end ponent。 ena : out std_logic。 lock : out std_logic )。 ponent reg4 port( clk : in std_logic。 led : out std_logic_vector(3 downto 0) )。 ponent decode port (qin : in std_logic_vector(3 downto 0)。 end ponent。 signal clr1,ena1,lock1 : std_logic。 begin u1 : t10 port map(clk=f_in, clr=clr1,ena=ena1, cq=cq1,cout=cout1)。 u3 : t10 port map(clk=cout2,clr=clr1,ena=ena1, cq=cq3,cout=cout3)。 u5 : t10 port map(clk=cout4,clr=clr1,ena=ena1, cq=cq5,cout=cout5)。 u7 : ctl port map(clk=clk, clr=clr1,ena=ena1,lock=lock1)。 u9 : reg4 port map(clk=lock1,cq=cq2, led=led2)。 u11 : reg4 port map(clk=lock1,cq=cq4, led=led4)。 u13 : reg4 port map(clk=lock1,cq=cq6, led=led6)。 u14:decode port map(qin = led2,qout=dula_temp2)。 u16:decode port map(qin = led4,qout=dula_temp4)。 u18:decode port map(qin = led6,qout=dula_temp6)。 基于 VHDL 的頻率計(jì)設(shè)計(jì) 12 wei=wei_temp。 variable t1 : integer range 0 to 2500。 begin if mclk39。139。 clk_div1 = not clk_div1。 clk =not clk。 end if。 end if。 end process。 begin if clk_div139。139。 if count=6 then count := 0。