【正文】 O 0)。因此，數(shù)字頻率計的頂層文件采用文本形式來編寫，即用 VHDL語言來描述三大模塊的連接，從而避免了系統(tǒng)在工作中出現(xiàn)“毛刺”現(xiàn)象，使系統(tǒng)的穩(wěn)定度和可靠性均得到提高。 END ART。 將計數(shù)器輸出的四位 U2:BCD7 PORT MAP(QCB,LEDC)。 U0:BCD7 PORT MAP(QAB,LEDA)。 END IF。 QA,QB,QC,QD 鎖存到信號 QAB,QBB,QCB,QDB QCB=QC。)THEN QAB=QA。EVENT AND LOCK=39。 END COMPONENT。 COMPONENT BCD7 引用譯碼顯示模塊 BCD7 PORT(BCD:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 進程結(jié)束 END behave。 其他時候輸出 0 END CASE。 WHEN 1001 = LED = 1101111。 WHEN 0111 = LED = 0000111。 WHEN 0101 = LED = 1101101。 WHEN 0011 = LED = 1001111。 WHEN 0001 = LED = 0000110。 當 LOAD 上升沿到來時，將計數(shù)器的計數(shù)值鎖存并將 輸出的 BCD 碼譯成相應(yīng)的 7段數(shù)碼管驅(qū)動值 ， 此模塊的好處 是顯示的數(shù)據(jù)穩(wěn)定，不會由于周期性的清零信號而不斷閃爍 。 引用模塊 CB10 END behave。 U3:CB10 PORT MAP(c3,EN,CLR,QC)。 U1:CB10 PORT MAP(CLK,EN,CLR,QA)。 c3=NOT QB(3)。 SIGNAL c4:STD_LOGIC。 SIGNAL c2:STD_LOGIC。 COUNT10:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0))。 進程結(jié)束 END behave。 END IF。 END IF。 若計數(shù)值已到 9，則變?yōu)?0 ELSE 否則計數(shù)值加一 COUNT10=COUNT10+39。139。139。 CLR 高電平時，計數(shù)器清零 ELSIF CLK39。139。 結(jié)構(gòu)體描述結(jié)束 待測信號脈沖計數(shù)模塊設(shè)計程序 待測 信號 脈沖計數(shù) 模塊的功能是對輸入信號 CLK 的矩形波進行計數(shù)，它 由 4個十進制加法計數(shù)器組成， 有一時鐘使能輸入端 EN，高電平時允許計數(shù)，低電平時禁止計數(shù)，還有一個清零信號 CLR，當一次計數(shù)結(jié)束后，便進行清零，為下次計數(shù)做準備。 EN=CLK2。 END PROCESS。039。139。039。039。 CLK2 是 時基信號 CLK 的二分頻 END PROCESS。 定義信號 CLK2 BEGIN PROCESS ( CLK ) 時基信號作為進程的敏感量觸發(fā)進程 BEGIN IF RISING_EDGE(CLK) THEN 時基信號上升沿觸發(fā) CLK2=NOT CLK2 。其中，庫、程序包使用說明用于打開（調(diào)用）本設(shè)計實體將要用到的庫程序包；實體說明用于描述所設(shè)計的系統(tǒng)的外部接口信號或引腳，是可視部分；結(jié)構(gòu)體說明用于描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為，建立輸入和輸出之間的關(guān)系， 是不可視部分；配置說明語句主要用于以層次化方式中對特定的設(shè)計實體進行元件例化，或是為實體選定某個特定的結(jié)構(gòu)體 頻率計的設(shè)計程序 本設(shè)計采用自頂向下的設(shè)計方法，將任務(wù)分解為三大功能模塊： 時基產(chǎn)生與測頻時序控制電路模塊、待測信號脈沖計數(shù)電路模塊、鎖存與譯碼顯示控制電路模塊 ， 編程時分別對控制、計數(shù)、鎖存、譯碼等電路模塊進行 VHDL 文本描述 ,最后用語言將各個已生成庫文件的器件的各個端口連設(shè)計實體 庫、程序包使用說明 實體（ ENTITY） 結(jié)構(gòu)體（ ARCHITECTURE） 配置（ CONFIGURATION） GENERIC 類屬說明 PORT 端口說明 結(jié)構(gòu)體說明 結(jié)構(gòu)體 功能描述 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計） 10 接在一起，形成系統(tǒng)主電路的軟件結(jié)構(gòu)。 圖 VHDL程序設(shè)計基本結(jié)構(gòu) VHDL 語言結(jié)構(gòu)如圖 ，一個相對完整的 VHDL 程序（或稱設(shè)計實體）至少應(yīng)包括兩個基本組成部分：即實體說明和實體相對應(yīng)的結(jié)構(gòu)體說明。 運用 VHDL 語言設(shè)計系統(tǒng)一般采用自頂向下分層設(shè)計的方法，首先從系統(tǒng)級功能設(shè)計開始，對系統(tǒng)高層模塊進行行為描述和功能仿真。這些描述可以從最 抽象的系統(tǒng)級直到最精確的邏輯級，甚至門級。 VHDL 語言覆蓋面廣，描述能力強，能支持硬件的設(shè)計、驗證、綜合和測試，是一種多層次的硬件描述語言。并且已經(jīng)成為系統(tǒng)描述的國際公認標準，得到眾多 EDA公司的支持。 VHDL（ Very High Speed Integrated Circuit Hardware Description Language,超高速集成電路硬件描述語言）誕生于 1982 年，是由美國國防部開發(fā)的一種快設(shè)計電路的工具，目前已成為 IEEE 的一種工業(yè)標準硬件描述語言。在我國比較有影響的有兩種硬件描述語言： VHDL 語言和 Verilog HDL 語言。有些 HDL 成為 IEEE 標準，但大部 分是企業(yè)標準。隨著研究的深入，利用硬件描述語言進行模擬電子系統(tǒng)設(shè)計或混合電子系統(tǒng)設(shè)計也正在探索中。 由具體設(shè)計過程進一步說明，采用 VHDL 設(shè)計的頻率計效果最佳 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計） 8 3 利用 VHDL 語言設(shè)計頻率計 VHDL 語言介紹 硬件描述語言（ hardware description language,HDL）是電子系統(tǒng)硬件行為描述、結(jié)構(gòu)描述、數(shù)據(jù)流描述的語言。該設(shè)計方法具有外圍電路簡單 , 程序修改靈活和調(diào)試容易等特點。所以最大計數(shù)速率為時鐘速率的 1/24，使用 12MHz 時，最大速率為 500KHz由于 時鐘頻率不高 而 導(dǎo)致測頻速度比較慢，并且在這種設(shè)計中，由于 PCB湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計） 7 版的集成度不高，導(dǎo)致 PCB 板走線長，因此難以提高計數(shù)器的工作頻率。 采用小規(guī)模集成電路設(shè)計的頻率計中， 各模塊需要多種集成塊及電容電阻形成，例如時基信號需要用 定時器 555 構(gòu)成的多諧振蕩器產(chǎn)生， 清零信號和閘門控制信號需要用到計數(shù)分頻、與非門、穩(wěn)態(tài)觸發(fā)器等集成塊，計數(shù)、鎖存、譯碼電路都需要用到專門的集成塊以及與非門，各個模塊間的連線也相當復(fù)雜，精度低，可靠性差。 鎖存與譯碼顯示控制模塊 鎖存與譯碼顯示控制模塊用于實現(xiàn)記憶顯示，在測量過程中不刷新新的數(shù)據(jù)，直到測量過程結(jié)束后，鎖存顯示測 量結(jié)果，并且保存到下一次測量結(jié)束。在計數(shù)器清零信號 CLR 清零后，當計數(shù)選通控制信號 EN 有效時，開始對待測信號進行計數(shù)。 當 EN 為高電平時開始計數(shù)， 在 EN 的下降沿， 要產(chǎn)生一個鎖存信號 LOCK（它是 EN 取反的 值，上跳沿有效），鎖存數(shù)據(jù)后，還要在下次EN上升沿到來之前產(chǎn)生清零信號 CLR。 根據(jù)數(shù)字頻率計的基本原理，本設(shè)計方案分三個模塊來實現(xiàn)其功能，即整個數(shù)字頻率計系統(tǒng)分為 時基產(chǎn)生與測頻時序控制電路模塊、待測信號脈沖計數(shù)電路模塊、鎖存與譯碼顯示控制電路模塊 等幾個單元，并且分別用 VHDL 硬件描述語言對其進行編程，實現(xiàn)了控制電路、計數(shù)電路、鎖存與譯碼顯示電路，其原理框圖如圖 圖 設(shè)計功能 設(shè)計一個四位十 進制的數(shù)字頻率計，功能如下： 測量范圍： 1Hz10kHz 測量誤差≤ 1% 響應(yīng)時間≤ 3s 顯示時間不少于 15s 具有記憶顯示的功能，即在測量過程中不刷新數(shù)據(jù)，等測量過程結(jié)束后才顯示測量結(jié)果，給出待測信號的頻率值，并保存到下一次測量結(jié)束 待測信號 計數(shù)器 譯碼驅(qū)動電路 鎖存器 數(shù)碼管顯示 測頻控制信號發(fā)生器 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計） 6 設(shè)計思路 時基產(chǎn)生于測頻時序控制模塊 時基產(chǎn)生與測頻時序控制模塊主要產(chǎn)生計數(shù)允許信號 EN、清零信號CLR 和鎖存信號 LOCK。閘門時間越短 ,測得的頻率值刷新就越快 ,但測得的頻率精度就受影響。閘門時間可以根據(jù)需要取值 ,大于或小于 1 s 都可以。 湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計） 5 2 數(shù)字頻率計的綜合設(shè)計 設(shè)計原理 數(shù)字頻率計的基本原理是用一個頻 率穩(wěn)定度高的頻率源作為基準時鐘 ,對比測量其他信號的頻率。 方案三： 采用 VHDL 編程設(shè)計實現(xiàn)的數(shù)字頻率計 利用 VHDL（ 超高速集成電路硬件描述語言 ) 工業(yè)標準硬件描述語言 , 采用自頂向下 ( Top to Down)和基于庫 ( Library based)的設(shè)計 , 避免了用電路圖設(shè)計時所引起的毛刺現(xiàn)象 ， 改變了以往數(shù)字電路小規(guī)模多器件組合的設(shè)計方法 ，使系統(tǒng)大大簡化 , 提高了整體的性能和可靠性。 方案二：采用單片機進行測頻控制 單片機技術(shù)比較成熟，功能也比較強大，被測信號經(jīng)放大整形后送入測頻電路，由單片機對測頻電 路的輸入信號進行處理，得出相應(yīng)的數(shù)據(jù)送至顯示器顯示。秒脈沖信號由石英振蕩器和一個多級分頻器共同決定，計數(shù)器顯示電路采用七段共陰極 LED 數(shù)湖北師范學(xué)院 2020 屆控制科學(xué)與工程系學(xué)士學(xué)位論文（設(shè)計） 4 碼管。數(shù)字頻率計如此廣泛的應(yīng)用，使得 分析掌握它的工作原理和技術(shù)指標成為一項重要的技術(shù)工作。從傳統(tǒng)的應(yīng)用中小規(guī)模芯片構(gòu)成系統(tǒng)到廣泛地應(yīng)用單片機，直至今天FPGA/CPLD 在系統(tǒng)設(shè)計中的應(yīng)用，電子技術(shù)已邁入一個全新的階段。 應(yīng)用計數(shù)法原理，即 在一定閘門時間內(nèi)測量被測信號的脈沖個數(shù) 制成的數(shù)字式頻率測量儀器具 有精度高、測量范圍寬、便于實現(xiàn)測量過程自動化等一系列的突出特點。 數(shù)字頻率計 測頻有兩種方式：一是直接測頻法，即在一定閘門時間內(nèi)測量被測信號的脈沖個數(shù)；二是間接測頻法，如周期測頻法。 隨著科學(xué)技術(shù)的發(fā)展，用戶對數(shù)字頻率計也提出了新的要求。目前這些基本技術(shù)日趨完善，成熟。 課題研究背景 數(shù)字頻率計是一種基礎(chǔ)測量儀器 ,到目前為止已有 30多年的發(fā)展史。單個器件制作完成后 ,將它們生成庫文件 ,并產(chǎn)生相應(yīng)的符號 ,最后用語言將各個已生成庫文件的器件的各個端口連接在一起 ,從而形成了系統(tǒng)主電路的軟件結(jié)構(gòu)。如配以適當?shù)膫鞲衅?，可以對多種物理量進行測試， 比如機械振動的頻率，轉(zhuǎn)速、聲音的頻率及產(chǎn)品的計件等。測量頻率的方法有多種，其中電子計數(shù)器測量頻率具有精度高、使用方便、測量迅速，以及便于實現(xiàn)測量過程自動化等優(yōu)點，是頻率測量的重要手段之一。因此在實際應(yīng)用中越來越廣泛。 EDA關(guān)鍵技術(shù)之一就是采用硬件描述語言對硬件電路進行描述，且具有系統(tǒng)級仿真和綜合能力。特別是集成電路設(shè)計工藝步入超深亞微米階段，百萬門以上的大規(guī)?？删幊踢壿嬈骷年懤m(xù)面世，以及基于計算機技術(shù)的面向用戶的低成本大規(guī)模 ASIC 設(shè)計技術(shù)的應(yīng)用，促進了 EDA 技術(shù)的形成。測量準確、精度高、 體積小、性能可靠，得到廣泛的應(yīng)用。在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測量方案、 測量結(jié)果都有十分密切的關(guān)系，因此頻率的測量就顯得更為重要。其設(shè)計的靈活性使得 EDA技術(shù)得以快速發(fā)展和廣泛應(yīng)用。電子設(shè)計自動化 EDA（ Electronic Design Automation）技術(shù)是現(xiàn)代電子工程領(lǐng)域的一門新技術(shù)， 是一種以計算機為基本工作平臺 ,利用計算機圖形學(xué)拓撲邏輯學(xué)、計算數(shù)