【正文】 GIN IF CLR=39。 COUNT10: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0))。USE 。 待測信號脈沖計數(shù)電路模塊的VHDL源程序 十進(jìn)制加法計數(shù)器的VHDL源程序LIBRARY IEEE。END ART。 CLR=Q(3) AND Q(2) AND NOT(Q(1))。 EN=NOT Q(3)。 允許計數(shù) END IF。 計數(shù)大于15,清零 ELSE Q=Q+39。139。 定義變量BEGINPROCESS(CLK) BEGIN IF(CLK39。 清零信號END。 鎖存信號 EN: OUT STD_LOGIC。ENTITY CTRL IS PORT(CLK: IN STD_LOGIC。USE 。各功能模塊采用VHDL語言來描述。采用VHDL語言設(shè)計一個復(fù)雜的電路系統(tǒng)，運(yùn)用自頂向下的設(shè)計思想，將系統(tǒng)按功能逐層分割的層次化設(shè)計方法進(jìn)行設(shè)計。(3) 鎖存與譯碼顯示控制電路模塊鎖存與譯碼顯示控制電路用于實現(xiàn)記憶顯示，在測量過程中不刷新新的數(shù)據(jù)，直到測量過程結(jié)束后，鎖存顯示測量結(jié)果，并且保存到下一次測量結(jié)束。在計數(shù)器清零信號CLR清零后，當(dāng)計數(shù)選通控制信號EN有效時，開始對待測信號進(jìn)行計數(shù)。時基產(chǎn)生與測頻時序控制電路待測信號脈沖計數(shù)電路鎖存與譯碼顯示電路ENCLRLOCKq[0:15]z1[0:6]z2[0:6]z3[0:6]z4[0:6]待測信號F_IN標(biāo)準(zhǔn)時鐘CLK 數(shù)字頻率計的組成框圖(1) 時基產(chǎn)生與測頻時序控制電路模塊時基產(chǎn)生與測頻時序控制電路的主要產(chǎn)生計數(shù)允許信號EN、清零信號CLR和鎖存信號LOCK。(5) 具有記憶顯示的功能，即在測量的過程中不刷新數(shù)據(jù)，等數(shù)據(jù)過程結(jié)束后才顯示測量結(jié)果，給出待測信號的頻率值，并保存到下一次測量結(jié)束。(3) 響應(yīng)時間15s。 設(shè)計流程使用MAX+PLUSⅡ進(jìn)行可編程邏輯器件開發(fā)主要包括4個階段：設(shè)計輸入、編譯處理、驗證（包括功能仿真、時序仿真、和定時分析）和器件編程，流程如圖2. 1所示：設(shè)計要求設(shè)計輸入編譯處理驗證器件編程器件測試系統(tǒng)產(chǎn)品設(shè)計修改 設(shè)計流程圖第三章 系統(tǒng)分析設(shè)計一個四位十進(jìn)制的數(shù)字頻率計，要求具有以下功能：(1) 測量范圍：1Hz～10kHz。(4) 器件編程MAX+PLUSⅡ通過編程器（Device Programmer）將編譯器生成的編程文件編程或配置到Altera CPLD器件中，然后加入實際激勵信號進(jìn)行測試，檢查是否達(dá)到了設(shè)計要求？Altera公司器件的編程方法有許多種，可通過編程器、JTAG在系統(tǒng)編程及Altera在線配置等方式進(jìn)行。(3) 項目校驗MAX+PLUSⅡ提供的設(shè)計校驗過程包括仿真和定時分析，項目編譯后，為確保設(shè)計無誤，要再用專用軟件進(jìn)行仿真。編譯器通過讀入設(shè)計文件并產(chǎn)生用于編程、仿真和定時分析的輸出文件來完成編譯工作。MAX+PLUSⅡ是一種層次設(shè)計工具，可根據(jù)實際情況靈活地使用最適合每一層次的設(shè)計方法。(1) 設(shè)計輸入MAX+PLUSⅡ的設(shè)計輸入方法有多種，主要包括文本設(shè)計輸入、原理圖輸入、波形設(shè)計輸入等多種方式。調(diào)用庫單元進(jìn)行設(shè)計，可以大大減輕設(shè)計人員的工作量，縮短設(shè)計周期。(6) 豐富的設(shè)計庫。(5) 支持硬件描述語言。(4) 與結(jié)構(gòu)無關(guān)。(3) 模塊組合式工具軟件。MAX+PLUSⅡ提供了與其他設(shè)計輸入、綜合和校驗工具的接口，借口符合EDIF 200/300、LPM、VHDL、VerilogHDL等標(biāo)準(zhǔn)。MAX+PLUSⅡ軟件可以在基于PC機(jī)的操作系統(tǒng)如Windows9Windows9Windows2000、Windows NT下運(yùn)行，也可以在Sun SPAC station等工作站上運(yùn)行。使用MAX+PLUSⅡ軟件，設(shè)計者無需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)，只需用業(yè)已熟悉的設(shè)計輸入工具，如硬件描述語言、原理圖等進(jìn)行輸入即可，MAX+PLUSⅡ就會自動將設(shè)計轉(zhuǎn)換成目標(biāo)文件下載到器件中去。 MAX+PLUSⅡ 軟件簡介MAX+PLUSⅡ（Multiple Array and Programming Logic User System）開發(fā)工具是Altera公司推出的一種EDA工具，具有靈活高效、使用便捷和易學(xué)易用等特點。 (4) 對于用VHDL完成的一個確定的設(shè)計，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動的把VHDL描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。 (3) VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。庫可由系統(tǒng)工程師生成或由ASIC芯片商提供，以便在設(shè)計中共享。(4) 包集合 存放各設(shè)計模塊都能共享的數(shù)據(jù)類型、常數(shù)和子程序等。(2) 構(gòu)造體 用于描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為。 VHDL程序組成部分全部的VHDL程序由實體（Entity）、構(gòu)造體(Architecture)、配置（Configuration）、包集合（Package）、庫（Library）5個部分組成。在設(shè)計過程中，設(shè)計人員可以建立各種可再次利用的模塊，一個大規(guī)模的硬件電路的設(shè)計不可能從門級電路開始一步步地進(jìn)行設(shè)計，而是一些模塊的累加。當(dāng)硬件電路的設(shè)計描述完成以后，VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實現(xiàn)。 (4) VHDL語言的設(shè)計描述與器件無關(guān) 　　采用VHDL語言描述硬件電路時，設(shè)計人員并不需要首先考慮選擇進(jìn)行設(shè)計的器件。VHDL 語言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會給硬件描述帶來較大的自由度。同時，VHDL語言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。 既支持模塊化設(shè)計方法, 也支持層次化設(shè)計方法。此外，VHDL 語言能夠同時支持同步電路、異步電路和隨機(jī)電路的設(shè)計實現(xiàn),這是其他硬件描述語言所不能比擬的。歸納起來,VHDL 語言主要具有以下優(yōu)點：(1) VHDL 語言功能強(qiáng)大，設(shè)計方式多樣